• 한국항행학회논문지
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• 제15권2호
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• pp.221-226
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• 2011

본 논문에서는 SDRAM의 전력 소모를 줄이는 DTMB 디인터리버의 구조를 제안한다. DTMB는 중국의 디지털 TV 표준으로써, 길이가 긴 지연버퍼들로 이루어진 디인터리버를 가지고 있다. 이 디인터리버를 구현하려면 SDRAM이 필요하다. 본 논문에서는 디인터리버에서 데이터를 페어링하여 두 개의 데이터를 한 번에 SDRAM에 읽거나 쓰는 구조를 제안한다. 제안된 구조는 SDRAM을 동작시키는 횟수를 줄임으로써 SDRAM에서 소모되는 전력을 약 35% 줄일 수 있다.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1135-1140
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• 2011

본 논문에서는 버퍼 변환과 단일 위치 레지스터 구조를 이용하여 SDRAM에서의 전력 소모를 줄이는 DTMB 디인터리버 구조를 제안하였다. 수신 성능 향상을 위해 인터리빙의 길이가 긴 DTMB의 디인터리버는 그 특성상 SDRAM에 긴 지연버퍼들을 배치하여 구현한다. 그러나 기존의 구조는 데이터를 읽고 쓸 때 마다 거의 매번 새로운 SDRAM row를 활성화하는 단점이 있다. 제안하는 구조에서는 버퍼 변환을 통해 길이가 짧은 여러 개의 지연버퍼로 변환함으로써 row 활성화 수를 줄이고, 단일 위치 레지스터 구조를 도입하여 위치 레지스터의 개수가 늘어나는 문제점을 보완하였다. 실험결과를 통해 면적은 거의 동일하면서 SDRAM에서의 전력 소모는 약 37%로 줄일 수 있음을 확인하였다.

• 한국항행학회논문지
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• 제15권2호
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• pp.227-233
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• 2011

본 논문에서는 저면적 ISDB-T 시간 디인터리버 구조를 제안하였다. ISDB-T는 일본과 중남미에서 많이 사용되고 있는 이동형 TV 표준으로써 긴 인터리빙을 이용하여 다른 표준에 비해 높은 성능을 보이고 있다. 그러나 긴 인터리빙을 구현하기 위해서는 많은 지연 버퍼가 필요하다. 지연 버퍼들은 주소 레지스터가 있어야 하므로 주소 레지스터의 개수도 많아진다. 본 논문에서는 디인터리버의 등가 변환을 통해 주소 레지스터의 개수를 크게 줄이는 구조를 제안하였다. 실험 결과를 통해 디인터리버의 면적을 줄일 수 있음을 확인할 수 있었다.

• 대한전자공학회논문지TC
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• 제48권4호
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• pp.15-23
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• 2011

인터리빙은 채널 상에서 발생하는 연집 오류를 랜덤 오류로 변환하기 위하여 채널 부호화된 정보를 일정한 규칙에 의해 심볼 단위로 분산시킨다. 따라서 수신기에서, 송신 시 사용된 인터리버에 대한 파라미터를 알지 못하는 경우, 미지의 인터리빙된 신호를 디인터리빙 하기가 어렵게 된다. 최근 이러한 미지의 인터리빙된 신호에 대해 인터리버의 파라미터를 추정하여 신호를 복원하는 여러 연구가 진행되어 오고 있다. 이러한 연구들은 주로 블록 인터리버의 파라미터를 추정하는 데 초점을 맞추고 있다. 이 논문에서는 기존 연구들을 발전시켜 길쌈 인터리버에 대하여 쉬프트 레지스터 수, 레지스터 크기 및 부호어 길이 등의 인터리버의 파라미터를 추정하고, 목표 디인터리버를 재구성하여 디인터리빙하는 방법을 제안한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 춘계학술발표논문집 (하)
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• pp.1205-1208
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• 2001

인터리빙은 부호화된 메시지를 전송채널을 통하여 전송하기 전에 이루어지는 시간 다이버시티 기능으로 전송채널에서 일어나는 전송메시지에 대한 연집 오류를 시간적으로 확산시켜 산란오류로 분포시키는 기능을 수행한다. 따라서 복호기에서는 산란오류에 대하여 오류정정을 하게 되어 전송 데이터의 신호품질을 향상시킨다. 본 논문에서는 부 복호기에서 인터리빙 디인터리빙을 수행하는 블록, 대각, 랜덤 인터리버 설계방법을 제시하고 블록, 제안된 블록, 랜덤 인터리버 디인터리버를 VHDL언어로 설계 및 검증한다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.197-200
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• 2003

본 논문에서는 IEEE 802.11a 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.lla WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.

• 대한전자공학회논문지TC
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• 제48권9호
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• pp.10-16
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• 2011

채널 부호화된 심볼은 연집 오류(Burst error)에 취약한 특성으로 인해 송신단에서 인터리빙 과정을 거쳐 송신된다. 수신단에서는 채널을 통하여 발생된 연집 오류를 디인터리빙 과정을 통해 랜덤 오류(Random error)로 변화시키고 채널 복호화를 통하여 오류 정정 효과를 높인다. 그러나 수신단에서 송신단의 인터리버 파라미터를 알지 못하는 경우에는 인터리빙은 특정 패턴에 의한 일종의 암호화로 볼 수 있으며 디인터리빙이 어렵게 된다. 최근 선형 블록 부호가 블록 인터리빙 되었을 때 선형 블록 부호의 선형성을 이용하여 인터리버 파라미터를 추정하는 기법들의 연구가 진행되었다. 그러나 길쌈 부호가 인터리빙 되었을 때, 선형 블록 부호와 달리 부호어 길이에 따라 구분되는 선형성을 이용할 수 없기 때문에 기존 선형 블록 부호의 선형성을 이용한 방법으로는 인터리버의 파라미터를 추정할 수 없다. 본 논문에서는 길쌈부호가 블록 인터리빙이 되었을 때 길쌈 부호 복원(Convolutional code reconstruction) 기법을 이용하여 블록 인터리버의 행과 열을 추정하는 블라인드 블록 디인터리빙 기법을 제안한다.

• 대한전자공학회논문지SP
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• 제39권6호
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• pp.718-726
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• 2002

본 논문은 유럽형 디지털 TV의 표준인 Digital Video Broadcasting(DVB) 수신기에 사용되는 비터비 디코더의 새로운 아키텍처를 제한하였다. OFDM system의 multiple carrier에서 각각의 sub-carrier에 Channel State Information(CSI)를 추정하여, 각 symbol의 bit-metric을 구할 때 가중치를 주는 방식으로 적용하였다. 가중치를 적용한 bit-metric은 심볼 디인터리버와 비트 디인터리버를 통과한 후에 비터비 디코더에 전달된다. 즉, CSI는 두개의 인터리버를 거친 후에도 그에 상응하는 비트에 정확히 적용될 수 있음을 말한다. 본 논문에서 제안한 새로운 아키텍쳐는 Rayleigh fading 채널에서 6~13dB의 상당한 성능의 향상을 보임을 변조 방식에 따라 시뮬레이션을 통해 보였다. 이 결과는 기존의 방식에 비하여 3.7~10.3dB 더 나은 성능이다.

• 정보보호학회논문지
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• 제10권1호
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• pp.3-11
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• 2000

AAL-1에서는 (128, 124) Reed-Solomon부호를 사용한 인터리버 및 디인터리버에 의해 ATM 셀에서 발생하는 오류를 정정하고 있다. Reed-Solomon부호의 복호법 중 직접복호법은 오류위치다항식의 계산없이 오류위치와 오류치를 알 수 있으며 유한체 GF(2m)의 표현에서 정규기저를 사용하면 곱셈과 나눗셈을 단순한게 비트 이동만으로 처리할 수 있다. 직접복호법과 정규기저를 사용하여 ATM 적응계층에 적용 가능한 (128, 124) Reed-Solomon부호의 복호기를 설계하고 VHDL로 시뮬레이션 하였으며 이 복호기는 동일한 복호회로에 의해 둘 또는 하나의 심벌에 발생한 오류를 정정할 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
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• pp.442-444
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• 2003

본 논문에서는 IEEE 802.113 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩 과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.11a WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터 리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.