A Circuit Design of CODEC for the IEEE 802.11a WLAN

IEEE 802.11a WLAN용 CODEC 회로 설계

  • 조영규 (호서대학교 정보제어공학전공 영상 및 신호처리 연구실) ;
  • 변남현 (호서대학교 정보제어공학전공 영상 및 신호처리 연구실) ;
  • 정차근 (호서대학교 정보제어공학전공 영상 및 신호처리 연구실)
  • Published : 2003.04.01

Abstract

본 논문에서는 IEEE 802.113 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩 과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.11a WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터 리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.

Keywords