• Journal of Advanced Navigation Technology
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• v.15 no.2
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• pp.221-226
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• 2011

This paper presents a DTMB deinterleaver structure to reduce SDRAM power consumption. DTMB, the Chinese digital TV standard, has a deinterleaver that consists of many long delay buffers. SDRAM is used for this deinterleaver. The proposed structure pairs data and transfer a pair with an SDRAM transfer. With the reduction of the SDRAM operation number, the proposed structure can save the SDRAM power consumption by around 35%.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.5
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• pp.1135-1140
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• 2011

This paper proposes a DTMB deinterleaver structure to reduce the SDRAM power consumption with buffer conversion and the single pointer-register structure. The DTMB deinterleaver with deep interleaving for higher performance consists of long delay buffers allocated on SDRAM. The conventional structure activates a new SDRAM row almost everytime when it reads and writes a datum. In the proposed structure, long buffers are transformed into several short buffers so that the number of row activations is reduced. The single pointer-register structure solves the problem of many pointer-registers. The experimental results show that the SDRAM power consumption can be reduced to around 37% with slight logic area reduction.

• Journal of Advanced Navigation Technology
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• v.15 no.2
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• pp.227-233
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• 2011

This paper presents a small-area ISDB-T time deinterleaver structure. ISDB-T is an mobile TV standard that is widely used in Japan and many South American countries. One of the strong points of the standard is the long interleaving depth, which enhance the communication performance. However, long interleaving requires many delay buffers, in other words many pointer registers. This paper reduces the number of pointer registers with the deinterleaver equivalent transformation. The experimental results show that the area is reduced with the proposed structure.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.48 no.4
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• pp.15-23
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• 2011

An interleaver rearranges a channel-encoded data in the symbol unit to spread burst errors occurred in channels into random errors. Thus, the interleaving process makes it difficult for a receiver, who does not have information of the interleaver parameters used in the transmitter, to de-interleave an unknown interleaved signal. Recently, various researches on the reconstruction of an unknown interleaved signal have been studied in many places of literature by estimating the interleaver parameters. They, however, have been mainly focused on the estimation of the block interleaver parameters required to reconstruct the de-interleaver. In this paper, as an extension of the previous researches, we estimate the convolutional interleaver parameters, e.g., the number of shift registers, a shift register depth, and a codeword length, required to de-interleave the unknown data stream, and propose the de-interleaving procedure by reconstructing the de-interleaver.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.04b
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• pp.1205-1208
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• 2001

인터리빙은 부호화된 메시지를 전송채널을 통하여 전송하기 전에 이루어지는 시간 다이버시티 기능으로 전송채널에서 일어나는 전송메시지에 대한 연집 오류를 시간적으로 확산시켜 산란오류로 분포시키는 기능을 수행한다. 따라서 복호기에서는 산란오류에 대하여 오류정정을 하게 되어 전송 데이터의 신호품질을 향상시킨다. 본 논문에서는 부 복호기에서 인터리빙 디인터리빙을 수행하는 블록, 대각, 랜덤 인터리버 설계방법을 제시하고 블록, 제안된 블록, 랜덤 인터리버 디인터리버를 VHDL언어로 설계 및 검증한다.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2003.06a
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• pp.197-200
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• 2003

본 논문에서는 IEEE 802.11a 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.lla WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.48 no.9
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• pp.10-16
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• 2011

Interleaving is applied to prevent from exceeding the error-correction capability of channel code. At the receiver, burst errors are converted into random errors after deinterleaving, so the error-correction capability of channel code is not exceeded. However, when a receiver does not have any information on parameters used at an interleaver, interleaving can be seen as an encryption with some pattern. In this case, deinterleaving becomes complicated. In the field of blind deinterleaving, there have recently been a number of researches using linearity of linear block code. In spite of those researches, since the linearity is not applicable to a convolutional code, it is difficult to estimate parameters as in a linear block code. In this paper, we propose a method of blind block deinterleaving using convolutional code reconstruction method.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.39 no.6
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• pp.718-726
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• 2002

This paper presents a novel Viterbi decoding architecture for European Digital Video Broadcasting (DVB) receiver. The channel sate information (CSI) of each sub carrier is used to weight the bit-metric of each symbol. The weighted bit-metric is delivered to Viterbi decoder after going through the symbol deinterleaver and bit deinterleaver, such that the CSI can be correctly applied to corresponding bits even after the two interleavings. Simulation shows that the new architecture gives significant performance enhancement of 6~13dB in Rayleigh fading channels depending on the modulation types. This results is also better than previous results by 3.7~10.3dB.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.10 no.1
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• pp.3-11
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• 2000

AAL-1에서는 (128, 124) Reed-Solomon부호를 사용한 인터리버 및 디인터리버에 의해 ATM 셀에서 발생하는 오류를 정정하고 있다. Reed-Solomon부호의 복호법 중 직접복호법은 오류위치다항식의 계산없이 오류위치와 오류치를 알 수 있으며 유한체 GF(2m)의 표현에서 정규기저를 사용하면 곱셈과 나눗셈을 단순한게 비트 이동만으로 처리할 수 있다. 직접복호법과 정규기저를 사용하여 ATM 적응계층에 적용 가능한 (128, 124) Reed-Solomon부호의 복호기를 설계하고 VHDL로 시뮬레이션 하였으며 이 복호기는 동일한 복호회로에 의해 둘 또는 하나의 심벌에 발생한 오류를 정정할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.442-444
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• 2003

본 논문에서는 IEEE 802.113 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩 과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.11a WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터 리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.