• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.49-49
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• 2007

최근 반도체 소자의 고집적화와 나노 (nano) 크기의 회로 선폭으로 인해 기존에 사용되었던 텅스텐이나 알루미늄 금속배선보다, 낮은 전기저항과 높은 electro-migration resistance가 필요한 Cu 금속배선이 주목받게 되었다. 하지만, Cu CMP 공정 시 높은 압력으로 인하여 low-k 유전체막의 손상과 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 본 논문에서는, $KNO_3$ 전해액의 농도가 Cu 표면에 미치는 영향을 알아보기 위해 Tafel Curve와 CV (cyclic voltammograms)법을 사용하여 전기화학적 특징을 알아보았고 scanning electron microscopy (SEM), energy dispersive spectroscopy (EDS), X-ray Diffraction (XRD) 분석을 통해 금속표면을 비교 분석하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.484-484
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• 2009

반도체 소자가 차세대 초미세 공정 기술 도입의 가속화를 통해 고속화 및 고집적화 되어 감에 따라 나노 (nano) 크기의 회로 선폭 미세화를 극복하고자 최적의 CMP (chemical mechanical polishing) 공정이 요구되어지고 있다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu를 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결 하고자 본 논문에서는 Cu의 ECMP 적용을 위해 LSV (Linear sweep voltammetry)법을 통하여 알칼리 성문인 $NaNO_3$ 전해액과 산성성분인 $HNO_3$ 전해액의 전압 활성화에 의한 active, passive, transient, trans-passive 영역을 I-V 특성 곡선을 통해 알아보았고, 알칼리와 산성 성분의 전해액이 Cu 표면에 미치는 영향을 SEM (Scanning electron microscopy), EDS (Energy Dispersive Spectroscopy), XRD(X-ray Diffraction)를 통하여 전기화학적 특성을 비교 분석하였다.

• 한국진공학회지
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• 제7권2호
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• pp.88-93
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• 1998

본 연구에서는 기계-화학적 연마(Chemical-Mechanical-Polishing: CMP)공정을 이용 하여 게이트 전극을 가지는 실리콘 전계방출 소자를 제작하였으며, 또한 그 전자방출 특성 을 분석하였다. 실리콘 전계방출 소자를 제작하기 위해 실리콘을 두단계로 이루어진 건식식 각과 산화공정으로 팁을 뾰족하게 만들었으며, 게이트를 형성하기 위하여 고 선택비를 가지 는 CMP공정을 사용하였으며, 연마 시간과 연마 압력의 변화로 게이트 높이와 개구의 직경 을 쉽게 조절할 수 있었다. 또한, CMP공정시 발생되는 디싱(dishing)문제를 산화막 마스킹 을 사용함으로 해결하여 자동 정렬된 게이트전극의 개구를 깨끗하게 형성할 수 있었다. 제 작된 에미터의 높이와 팁끝의 반경은 각각 1.1$\mu$m, 100$\AA$정도이며, 제작된 2809개의 팁 어 레이로 80V의 게이트전압에서 31$\mu$A의 방출전류를 얻을 수 있었다.

• 반도체디스플레이기술학회지
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• 제22권2호
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• pp.30-34
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• 2023

Since dishing in the CMP process is a major factor that hinders the uniformity of the semiconductor thin film, many studies have focused this issue to improve the non-uniformity of the film due to dishing. In the metal layer, the dishing mainly occurs in the central part of the metal due to a difference in a selection ratio between the metal and the dielectric, thereby generating a step on the surface of the metal layer. Factors that cause dishing include the shape of the thin film, the chemical reaction of the slurry, thermal deformation, and the rotational speed of the pad and head, and dishing occurs due to complex interactions between them. This study analyzed the stress generated on the metal layer surface in the CMP process using ANSYS software, a commercial structure analysis program. The stress caused by the vertical load applied from the pad was analyzed by changing the area density and line width of the dummy metal. As a result of the analysis, the stress in the active region decreased as the pattern density and line width of the dummy metal increased, and it was verified that it was valid compared with the previous study that studied the dishing according to the dummy pattern density and line width of the metal layer. In conclusion, it was confirmed that there is a relationship between dishing and normal stress.