• Electronics and Telecommunications Trends
• /
• v.13 no.1 s.49
• /
• pp.41-51
• /
• 1998

전역 클럭을 사용하는 동기 회로 설계 기술은 설계의 단순화 및 자동화가 용이하기 때문에 현재 많이 사용하는 설계 기술이다. 그러나 다양한 기능과 고성능을 필요로 하는 대규모 시스템이나 회로 설계에서는 전역 클럭 사용으로 인한 신호 지연, 전력 소모 등이 문제로 부각되면서 비동기 회로 설계 기술이 각광을 받고 있다. 비동기 회로 설계 기술은 1940년대에 개발된 기술이지만 설계 자체가 어렵고 면적 증가 등의 단점으로 제한된 분야에서 이용되었다. 현재 이러한 단점을 극복하기 위한 연구가 회로 설계, 검증, 동기/비동기 인터페이스, 그리고 저전력 회로 등의 분야에서 많이 진행되고 있다.

• Proceedings of the IEEK Conference
• /
• 1998.10a
• /
• pp.1033-1036
• /
• 1998

본 논문은 FLEX 디코더에서 필요한 심볼 클럭을 생성하기 위한 심볼 동기 알고리즘을 제안하고, 제안한 알고리즘을 기본으로 한 심볼을 동기회로의 설계에 관한 것이다. 제안한 알고리즘은 조-만 게이트 동기 (ELGS:Early-Late Gate Synchronization)기법을 이용하고 있다. VHDL(VHSIC Hardware Description Language)로 설계된 심볼 동기회로는 Synopsys 툴을 이용하여 기능레벨의 시뮬레이션을 수행하였고, Altera MAX+plus II를 이용하여 타이밍 분석을 수행하였다. 실험 결과로부터 Source unit와 FLEX 디스코더와의 시스템 동기가 정확히 이루어짐을 확인하였다.

• Journal of Korea Society of Industrial Information Systems
• /
• v.19 no.1
• /
• pp.61-67
• /
• 2014

Conventional synchronous circuits in low power required systems such as sensor systems cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in the reliable ultra-low power design, asynchronous circuits have recently been reconsidered as a solution for scaling issues. However, it is not easy to totally replace synchronous circuits with asynchronous circuits in the digital systems, so the interfacing between the synchronous and asynchronous circuits is indispensable for the digital systems. This paper presents a new design for interfacing between asynchronous circuits and synchronous circuits, and the interface circuits are applied to a $4{\times}4$ multiplier logic designed using 0.11um technology.

• ICROS
• /
• v.17 no.4
• /
• pp.35-41
• /
• 2011

비동기적으로 동작하는 디지털 회로는 동기 순차 회로에 비해서 고속, 저전력 소비 등 여러 가지 장점을 지니기 때문에 현대 디지털 시스템에서 여전히 중요한 요소로 사용되고 있다. 본 기고에서는 비동기 순차 회로에서 발생하는 고장을 진단하고 극복하는 최신 기술을 소개한다. 본 기고에서 주로 다루는 기술은 '교정 제어'로서 피드백 제어의 원리를 이용하여 비동기 순차 회로의 안정 상태를 바꾸는 기법이다. 크리티컬 레이스(critical race), 무한 순환 등 비동기 회로 설계상의 오류를 포함하여 SEU(Single Event Upset), 총이론화선량(TID)에 의한 고장 등 외부 환경에 의해서 발생하는 비동기 회로의 고장을 교정 제어를 이용하여 진단하고 극복하는 기술에 대해서 알아본다.

• Journal of KIISE:Software and Applications
• /
• v.37 no.8
• /
• pp.647-652
• /
• 2010

Esterel is an imperative synchronous language well-adapted to control-intensive systems. When an Esterel program is translated to a circuit, the synchronizer of a parallel statement may be executed more than once in a clock; the synchronizer is called schizophrenic. Existing compilers cure the problems of schizophrenic parallel synchronizers using logic duplications. This paper proposes the conditions under which a synchronizer causes no problem in circuits when it is executed more than once in a clock. In addition we design a detection algorithm based on those conditions. Our algorithm detects schizophrenic parallel synchronizers that have to be duplicated in Esterel source codes so that compilers can save the size of synthesized circuits

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.16 no.6
• /
• pp.1242-1249
• /
• 2012

This paper proposes a metastability-free synchronization method and a mesochronous synchronizer for NoC. It uses the clock transmitted from TX as a strobe and solves the metastability problem by selecting one of rising or falling clock edge depending on the sampling value in RX when the phase difference between clocks is under a metastability window. The logic simulation results show that it works without metastability under $0^{\circ}{\sim}360^{\circ}$ phase difference in the synchronizer that a fault is inserted. The mesochronous synchronizer has a simple control logic and is suitable for NoC.

• 정보화사회
• /
• s.40
• /
• pp.47-51
• /
• 1991

본지는 지금까지 2회에 걸쳐 동기의 기본개념과 동기방식에 대해 데이터전송시의 동기, 다중화장치의 동기, 네트워크의 동기로 각각 구분하여 설명했다. 이번호에서는 마지막으로 동기망 품질기준과 이에 따른 국내 기준에 대해 알아본다.

• Proceedings of the Optical Society of Korea Conference
• /
• 1991.07a
• /
• pp.141-146
• /
• 1991

최근 고분해능 분광, 코히어런트 광통신 등의 중요한 기반 기술인 레이저간의 위상 동기에 관한 연구와 이의 시스템에의 응용이 활발히 전개되고 있다. 이 논문에서는 레이저에 의한 광 위상 동기 루우프의 기본 동작 원리, 구성법, 특징, 응용 범위 및 위상 오차를 종합 분석하고, 공촛점 파브리 페로 공진기 결합 광귀환형 반도체 레이저에 의한 헤테로다인 및 호모다인 광 위상 동기 루우프의 최근 실험 결과를 소개한다.

• Proceedings of the Korean Institute of Communication Sciences Conference
• /
• 1996.06a
• /
• pp.629-632
• /
• 1996

• Journal of the Institute of Electronics and Information Engineers
• /
• v.52 no.2
• /
• pp.112-118
• /
• 2015

Conventional synchronous circuits cannot keep the circuit performance, and cannot even guarantee correct operations under the influence of PVT variations and aging effects in the nanometer regime. Therefore, in this paper, a DI (delay insensitive) design based NCL (Null Convention Logic) design methodology with a very simple design structure has been used to design digital systems, which is one of well-known asynchronous design methods robust to various variations and does not require any timing analysis. Because circuit-level structures of conventional NCL gates have weakness of low speed, high area overhead or high wire complexity, this paper proposes a new lNCL gates designed at the transistor level for high-speed, low area overhead, and low wire complexity. The proposed NCL gate libraries have been compared to the conventional NCL gates in terms of circuit delay, area and power consumption using a asynchronous multiplier implemented in dongbu 0.11um CMOS technology.