• 대한전자공학회논문지SD
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• 제48권10호
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• pp.33-38
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• 2011

본 논문에서는 로컬에서의 동기화를 위한 새로운 저 전력 동기화 기술을 제안하였다. 본 논문에서 제안하고 있는 저 전력 동기화 기술은 현재 널리 이용되고 있는 소스 동기화 방법과 비교하여 클록을 전송하는 대신 인에이블 신호를 전송하여 동기화를 함으로써 소스 동기화 방법의 장점과 데이터 전송속도는 그대로 유지하면서 동기화를 위한 회로와 배선에서 소모되는 전력을 50%이상 감소시킨다.

• 전자공학회논문지
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• 제53권5호
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• pp.77-86
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• 2016

본 논문에서는 full / half-rate의 이중 모드로 동작하는 기준 클록을 사용하지 않는 클록 데이터 복원 회로와 그 동작 알고리즘에 관하여 기술한다. 클록 데이터 복원 회로는 주파수 검출기, 위상 검출기, 차지 펌프 및 루프 필터, 그리고 전압 제어 발진기와 알고리즘 구현을 위한 디지털 블록으로 구성되어 있다. 주파수 검출기와 위상 검출기는 클록 데이터 복원 회로의 이중 모드 기능을 위하여 full / half-rate에서 동작하며 주파수 검출기는 이에 더해 일반 주파수 검출기의 불감대 영역에서도 데이터 전송률과 클록 주파수 차이를 판별할 수 있다. 제안한 이중 모드 클록 데이터 복원 회로를 시뮬레이션을 통해 검증한 결과 클록 데이터 복원에 전체 1.2-1.3 us의 동기화 시간이 소요되었으며, 0.5-UI 지터를 인가하였을 때 full-rate (2.7 Gb/s)와 half-rate (5.4 Gb/s) 모드에서 모두 안정적으로 클록 데이터를 복원한다.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.577-582
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• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(A)
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• pp.228-229
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• 2010

• 한국멀티미디어학회논문지
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• 제12권3호
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• pp.329-334
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• 2009

광 디스크를 재생하려면 광 신호를 아날로그 전기신호로 변환하는 광 픽업을 거치고 난 뒤 신호 간 간섭을 없애기 위해 아날로그적으로 등화를 하고, 등화된 아날로그 신호를 AD 변환하여 디지털적으로 동기화된 데이터와 클록을 추출해야 한다. BD와 같은 고용량의 광 디스크를 저속으로 재생하여 동기화된 데이터와 클록을 추출하는데 었어서 추출 데이터 BER을 최소화하는 알고리즘은 다양하게 개발되어 적용되고 있다. 그러나 고용량의 광 디스크를 고속으로 재생 할 때 저속에서 적용된 알고리즘을 동일한 혼성 데이터 PLL과 PRML 하드웨어 구조에 적용하려면 800MHz 이상의 신호 처리가 이루어져야 한다. 일반적으로 사용되는 0.13-${\mu}m$ CMOS 공정에서 기존 방식의 구조를 가지고 800MHz의 이상의 신호처리를 위해서는 고속으로 동작해야하는 아날로그 코어 등이 필요하고 많은 시간과 노력의 레이아웃이 수반되어야 하는 등의 문제점이 제기된다. 본 논문에서는 고용량 광 디스크의 최고 배속인 BD 8x까지 동작 가능한 데이터 및 클록 추출 회로로서 병렬 데이터 PLL 및 PRML 구조를 제안하였다. 제안한 구조를 가지고 실험한 결과 BD 8x 에 해당하는 속도에서 오류 없이 동작함을 확인하였다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.206-211
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• 2005

본 논문에서는 블루투스 기저대역에 적용하기 위한 상관기와 액세스 코드 생성모듈의 설계에 대해 다룬다. 상관기와 액세스 코드 생성 모듈은 블루투스 유닛 사이의 연결설정과 패킷판별, 클록 동기화를 수행한다. 상관기 모듈은 1Mb/s 전송속도를 가지는 입력신호에 대해 슬라이딩 윈도우 상관을 취하여 유용한 패킷판별과 클록 동기화를 행하며, 그 구성은 Wallace tree 구조의 CSA(Carry Save Adder)와 임계 값 판별기로 구성된다. 액세스 코드 생성모듈은 블루투스 표준안에서 제시한 4단계의 생성과정에 따라 설계하였으며 BCH(Bose-Chadhuri-Hocquenghem)순회 부호기(cyclic code)와 제어장치로 구성된다. 의사 랜덤 시퀀스는 동기화 문제를 해결하기 위해 임의의 저장장치에 저장된 형태로 사용하였다. 본 논문에서 제시한 상관기와 액세스 코드 생성모듈은 하드웨어 묘사언어인 VHDL로 설계되었으며 시뮬레이션 및 테스트를 위해 Xilinx FPGA를 사용하여 검증하였다. 설계된 회로의 합성결과는 치대 4.689ns의 임계지연과 최대 7-bit까지의 상관허용 오차를 보여준다.

• 제어로봇시스템학회지
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• 제4권1호
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• pp.33-38
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• 1998

이 글에서 언급하듯이 제어분야와 실시간 분야간에는 학제간 연계가 절실히 요구된다. 이에 따라 본 고에서는 분산 실시간 제어 시스템을 개발하는 이들을 위해 핵심적인 실시간 이론들을 소개하였다. 주로 시스템 설계를 위한 이론, 실시간 운영체제, 필드버스를 중심으로 하는 실시간 통신 및 클록 동기화에 대해 기술하였는데 다소 생소한 감도 없지 않다. 하지만 앞으로 실시간 제어 시스템에 대한 관심과 필요가 급격히 증대될 것으로 기대되므로 본 고가 좋은 지침이 되었으면 하는 바이다.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.730-736
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• 2008

기존의 크리스탈 주파수 발진기는 주파수를 자유롭게 변경하지 못할 뿐만 아니라 이들 사이의 동기화에 대한 어려움이 존재한다. 이를 극복하는 새로운 디지털 복조 회로(DDC; Digital Demodulation Circuit) 시스템을 제안하고 이를 구현하였다. 구현한 디지털 복조 회로는 소수점 두 자리까지 자유롭게 주파수를 생성할 수 있다. 또한 레이저 거리 계측기에서 사용하는 많은 소자들이 요구하는 주파수 클록 생성과 오차 저감이 가능하여 고정밀 거리 측정이 가능한 시스템에 적용할 수 있다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권9호
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• pp.293-300
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• 2014

TDMA(Time Division Multiple Access)는 무선 네트워크에서 한정된 주파수 대역을 일정한 크기의 시간 단위인 슬롯으로 분할하고 사용자가 할당된 슬롯을 이용하여 통신할 수 있는 채널 접속 기술이다. TDMA에 사용되는 기술에 따라 동기와 비동기 방식으로 나눌 수 있다. TDMA의 동기화 과정은 복잡하고, 추가 장비가 필요할 수 있기 때문에 소규모 네트워크에 적합하지 않다. 반면, 비동기 방식의 DESYNC에서는 전역 클록(global clock)이나 기반 시설 도움 없이 동기화를 이룰 수 있다. 하지만 DESYNC는 동기화 완료하는 데 제법 시간이 걸리고, 소요되는 최대 지연 시간이 얼마인지 보장하지 못한다. 그래서 본 논문에서는 소규모 네트워크에 적합한 경량 동기화 기법인 C-DESYNC를 제안한다. C-DESYNC는 참가 하는 노드의 주기 시작 정보를 가지고 있는 GP (Global Packet) 신호와 노드들의 firing 개수를 이용하여 노드의 개수를 파악하고, 이 정보를 이용하여 동기화를 이룬다. 제시하는 알고리즘은 기존의 동기화 방식의 TDMA 기법에 비해 간단하여 비용 측면에서도 효율적이며, 동기화 완료시까지 걸리는 최대 지연시간을 보장한다. 시뮬레이션 결과를 통해서 C-DESYNC는 참가 노드 개수에 관계없이 오직 3 주기 내에 동기화 완료를 보장하는 것을 보여준다.

• 대한임베디드공학회논문지
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• 제12권4호
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• pp.239-246
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• 2017

Time synchronization between distributed embedded systems in the Real Time Locating System (RTLS) based on Time Difference of Arrival (TDOA) is one of the most important factors to consider in system design. Clock jitter error between each system causes many difficulties in maintaining such a time synchronization. In this paper, we implemented a system to synchronize clocks between FPGA based distributed embedded systems using the recovery clock of CDR (clock data recovery) used in high speed serial communication to solve the clock jitter error problem. It is experimentally confirmed that the cumulative time error that occurs when the synchronization is not performed through the synchronization logic using the CDR recovery clock can be completely eliminated.