• 한국전자파학회논문지
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• 제13권6호
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• pp.514-520
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• 2002

본 논문에서는 L-band용 이동통신 단말기에 적용 가능한 수신단 MMIC 믹서의 설계 및 제작에 관한 연구를 다룬다. 단일 칩으로 집적하기 적절한 LO 및 RF balun을 능동소자를 이용하여 구성하였으며 각 능동소자의 공정상의 변화를 보상하기 위하여 새롭게 제안된 바이어스 회로를 적용하였다. 믹서의 변환이득은 -14 dB이며 IP3는 약 4 dBm, 포트간 격리도는 25 dB 이상의 값을 가진다. 제안된 새로운 바이어스 회로는 FET와 저항으로 구성되며 공정상의 변화와 온도의 변화 등에 의한 문턱전압의 변화를 보상해 줄 수 있다. 설계된 칩의 사이즈는 1.4 mm$\times$1.4 mm이다.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.66-74
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• 1995

이 논문에서는 고속 저전력 분야에 적용하기 위한 8비트, 15MHz A/D 변환기 설계 에 관해 기술한다. 2단 플래시 방식인 서브레인징 구조 A/D 변환기에서 칩 면적을 줄 이기 위해 저항의 수를 감소시킨 전압분할 회로를 설계하였다. 비교기는 80 dB의 이득, 50 MHz의 대역폭, 오프셋 전압이 0.5mV이고, 전압분할 회로의 최대오차는 1mV이다. 설계된 A/D변환기는 ＋5/-5V 공급 전압에 대해 전력소비가 150mW, 지연시간이 65ns 이다. A/D 변환기는 N-well공정을 이용하여 설계하고, 제작하였다. 제안된 변환기는 고속, 저전력, 소형 단일 칩 아날로그-디지탈 혼합 시스템 응용에 적합하다. 시뮬레이 션은 PSPICE를 이용하여 수행하였고, 1차 가공된 칩을 데스트 하였다.

• 전자공학회논문지SC
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• 제48권4호
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• pp.102-107
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• 2011

본 연구에서는 복수의 항원-항체 결합 반응을 동시에 검출할 수 있는 미세유체역학 기반의 바이오칩을 설계하고 구현하였다. 본 연구의 바이오칩은 항원-항체 결합 반응이 이루어지는 반응기가 단일 채널에 직렬로 연결된 구조를 가지며, 각각의 반응기에는 항체가 고정화된 마이크로비드가 채워진다. 마이크로비드의 누출을 방지하기 위해서 마이크로채널에 위어 구조를 형성하였으며, 이를 위해서 gray-scale photolithography를 이용하였다. 항원-항체 결합 반응 검출 실험을 위해 3종의 항체를 선정하였으며, 각각의 항체를 avidn-biotin 반응을 통해 마이크로비드에 고정화하였다. 그리고, 형광물질이 표지된 항원을 마이크로채널에 연속적으로 주입하여 항원-항체 결합 반응을 유발하였으며, 10분 이내에 반응이 완료되는 것을 확인하였다. 또한, 항원에 따른 해당 반응기에서의 형광강도 증가를 검출함으로써, 미세유체 어레이의 구현 가능성을 확인하였다. 본 연구에서 제안한 미세유체 바이오칩은 면역 반응의 동시 검출을 위해 소요되는 시료의 양을 줄이고 반응 속도를 향상시킬 수 있을 것으로 사료된다.

• 전기전자학회논문지
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• 제7권2호
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• pp.236-244
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• 2003

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.59-64
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• 2006

단일 기울기 ADC에 사용되는 램프 신호의 기울기는 공정과 주파수 변화에 민감하다. 이러한 변화는 ADC 이득 변화와 이미지 신호 프로세싱의 성능까지 영향을 준다. 본 논문에서는 자동 교정된 램프 신호를 이용한 단일 기울기 ADC를 이용하여 공정과 주파수 변화에 영향을 받지 않은 CMOS 이미지 센서를 제안하다. 본 논문에서 제안된 built-in-self-calibration (BISC) 구조는 공정과 주파수 변화에 상관없이 입력 조도별로 일정한 출력 값을 갖는 단일 기울기 ADC 동작을 가능하게 한다. 제안된 BISC를 탑재한 CMOS 이미지 센서는 $0.35{\mu}m$ 공정을 이용하여 제작하였다. 측정 결과는 제안된 구조가 공정이나 클럭 주파수의 변화에 따라 효과적으로 램프 기울기를 교정한다는 것을 보여준다. 칩 면적의 증가 정도는 $0.7\%$ 미미하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.257-266
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• 2007

온 칩 버스에서 중재 방식은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 전통적인 공유 버스는 다수의 마스터와 단일 중재기 사이의 버스 사용 요청 및 권한 신호에 기반한 마스터 중심의 중재 방식을 사용한다. 마스터 중심의 중재 방식을 사용할 경우 한 순간에 오직 하나의 마스터와 슬레이브만이 데이타 전송을 수행할 수 있다. 따라서 전체 버스 시스템의 효율성 및 자원의 이용률이 감소되는 단점이 있다. 반면, 슬레이브 중심의 중재 방식은 중재기가 각 슬레이브 포트 별로 분산되며, 마스터는 중재 동작 없이 바로 트랜잭션을 시작하고, 다음 전송을 진행시키기 위해 슬레이브의 응답을 기다리는 방식을 취한다. 따라서 중재 동작의 단위가 트랜잭션 또는 단일 전송이 될 수 있다. 또한 다수의 마스터와 다수의 서로 다른 슬레이브 사이에 병렬적인 데이타 전송이 가능하기 때문에 버스 시스템의 효율성 및 자원의 이용률이 증가된다. 본 논문은 슬레이브 중심의 중재 방식을 사용하는 온 칩 버스인 ML-AHB 버스 매트릭스에 다양한 중재 방식을 적용시켜 전체 버스 시스템의 성능을 비교 분석해 보고, 어플리케이션의 특징에 따라 어떤 중재 방식을 사용하는 것이 더 유리한지에 대해 언급한다. 본 논문에서 구현한 중재 방식은 고정된 우선순위 방식, 라운드 로빈 방식 및 동적인 우선순위 방식으로 나뉘며, 마스터와 슬레이브의 특성 별로 각각 실험을 수행하였다. 성능 시뮬레이션 결과, 버스 시스템에서 임계 경로에 있는 마스터의 개수가 적을 경우 동적인 우선순위 방식이 가장 높은 성능을 보였으며, 임계 경로에 있는 마스터의 개수가 많거나, 또는 모든 마스터들의 작업 길이가 동일할 경우 라운드 로빈 방식이 가장 높은 성능을 보였다. 또한 SDRAM과 같이 접근을 위한 지연이 긴 메모리 또는 장치들을 슬레이브로 사용하는 어플리케이션에서는 단일 전송 단위의 중재 방식보다 트랜잭션 단위의 중재 방식이 더 높은 성능을 보였다. 실제 SDRAM의 지연 시간이 1, 2 및 3 클럭 사이클인 경우 각각 26%, 42% 및 51%의 성능 향상을 보였다.

• 마이크로전자및패키징학회지
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• 제22권3호
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• pp.73-77
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• 2015

본 논문에서는 저가로 쉽게 제작할 수 있는 구조를 지닌 단일칩 형태의 고분자 기반 평판형 분광모듈을 제안하였다. 제안된 분광모듈은 UV 임프린트 기법에 의해 제작되어진 비등간격 나노회절격자와 오목거울이 포함된 평판형 광도파로로 구성되어진다. 회절효율을 향상시키기 위해 나노회절격자의 구조는 $25^{\circ}$의 블레이징 각도와 100nm의 선폭을 가지도록 설계, 제작되었다. 평판형 분광모듈은 700 nm 대역폭과 10 nm 분해능을 가짐을 확인하였다. 이러한 집적형 고분자 분광모듈은 다양한 센서 시스템에 적용될 수 있을 것으로 기대된다.

• 전자공학회논문지B
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• 제33B권2호
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• pp.149-158
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• 1996

In this paper we describe designing and implementing a digital neural chip and a parallel neural machine for simulating large scale neural netsorks. The chip is a single-chip multiprocessor which has four digiral neural processors (DNP-II) of the same architecture. Each DNP-II has program memory and data memory, and the chip operates in MIMD (multi-instruction, multi-data) parallel processor. The DNP-II has the instruction set tailored to neural computation. Which can be sed to effectively simulate various neural network models including on-chip learning. The DNP-II facilitates four-way data-driven communication supporting the extensibility of parallel systems. The parallel neural machine consists of a host computer, processor boards, a buffer board and an interface board. Each processor board consists of 8*8 array of DNP-II(equivalently 2*2 neural chips). Each processor board acn be built including linear array, 2-D mesh and 2-D torus. This flexibility supports efficiency of mapping from neural network models into parallel strucgure. The neural system accomplishes the performance of maximum 40 GCPS(giga connection per second) with 16 processor boards.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1187-1194
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• 1999

일반적으로 무선 이동 채널은 협대역 스펙트럼을 갖는 복소 랜덤 프로세스로 모델링된다. 본 논문에서는 DSP 단일칩을 사용한 페이딩 신호의 실시간 발생에 대해 기술한다. 실시간 시뮬레이터는 단말기 이동 속도, 반송파 주파수, line-of-sight 성분과 다중 경로 성분의 비, 수신 전력의 분산과 같은 시뮬레이션 파라미터를 윈도우상에서 선택할 수 있도록 설계되었다. 최소화된 DSP 연산량으로 이상적인 페이딩 신호를 발생하기 위한 알고리즘과 필터 설계시의 trade-off가 고찰되었다. 실험으로 측정된 페이딩 채널 프로세스의 통계 특성은 이론치와 거의 일치함을 확인할 수 있었다.

• 제어로봇시스템학회논문지
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• 제22권7호
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• pp.513-518
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• 2016

The piezoelectric actuating device is known for its large power density and simple structure. It can generate a larger force than a conventional actuator and has also wide bandwidth with fast response in a compact size. To control the piezoelectric actuator, we need an analog signal conditioning circuit as well as digital microcontrollers. Conventional microcontrollers are not equipped with an analog part and need digital-to-analog converters, which makes the system bulky compared with the small size of piezoelectric devices. To overcome these weaknesses, we are developing a single-chip controller that can handle analog and digital signals simultaneously using mixed-signal FPGA technology. This gives more flexibility than traditional fixed-function microcontrollers, and the control speed can be increased greatly due to the parallel processing characteristics of the FPGA. In this paper, we developed a floating-point multiplier, PWM generator, 80-kHz power control loop, and 1-kHz position feedback control loop using a single mixed-signal FPGA. It takes only 50 ns for single floating-point multiplication. The PWM generator gives two outputs to control the charging and discharging of the high-voltage output capacitor. Through experimentation and simulation, it is demonstrated that the designed control loops work properly in a real environment.