• Electrical & Electronic Materials
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• v.1 no.3
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• pp.243-250
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• 1988

530A의 질화막과 23A의 엷은 산화막두께로 제작된 MNOS 소자의 기억트랩분포와 기억특성을 TSC방법과 C-V방법으로 조사하였다. 소자는 전기적으로 기억갱신이 가능하며 무전압유지가 반영구적임을 확인하였다. 기억트랩에 해당하는 TSC곡선을 분석하는데는 공간적, 에너지적인 트랩의 분포모형을 가정하고 best fitting법을 사용하였다. 그 결과 기억트랩은 질화막-산화막 계면에서 질화막안으로 10A 깊이로 분포되었으며 에너지준위는 질화막전도대 하단에서 2.35-2.38eV로 분포되어 있음을 밝혔다. 또한 방전기구는 산화막층을 통한 직접터널링과 열적여기를 함께 고려하여 설명할 수 있었다.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.12 no.6
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• pp.304-310
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• 2002

Novel charge trap type memory devices with reoxidized oxynitride gate dielectrics made by NO annealing and reoxidation process of initial oxide on substrate have been fabricated using 0.35 $\mu \textrm{m}$ retrograde twin well CMOS process. The feasibility for application as NVSM memory device and characteristics of traps have been investigated. For the fabrication of gate dielectric, initial oxide layer was grown by wet oxidation at $800^{\circ}C$ and it was reoxidized by wet oxidation at $800^{\circ}C$ after NO annealing to form the nitride layer for charge trap region for 30 minutes at $850^{\circ}C$. The programming conditions are possible in 11 V, 500 $\mu \textrm{s}$ for program and -13 V, 1ms for erase operation. The maximum memory window is 2.28 V. The retention is over 20 years in program state and about 28 hours in erase state, and the endurance is over $3 \times 10^3$P/E cycles. The lateral distributions of interface trap density and memory trap density have been determined by the single junction charge pumping technique. The maximum interface trap density and memory trap density are $4.5 \times 10^{10} \textrm{cm}^2$ and $3.7\times 10^{18}/\textrm{cm}^3$ respectively. After $10^3$ P/E cycles, interlace trap density increases to $2.3\times 10^{12} \textrm{cm}^2$ but memory charges decreases.

• Electrical & Electronic Materials
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• v.6 no.2
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• pp.152-160
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• 1993

MNOS 구조에서 23.angs.의 얇은 산화막을 성장한 후 LPCVD방법으로 S $i_{3}$ $N_{4}$막을 각각 530.angs., 1000.angs. 두께로 달리 증착했을때 비휘발성 기억동작에 미치는 전하주입 및 기억유지 특성을 자동 .DELTA. $V_{FB}$ 측정 시스템을 제작하여 측정하였다. 전하주입 측정은 펄스전압 인가전의 초기 플랫밴드전압 0V.+-.10mV, 펄스폭 100ms 이내로 설정하고 단일 펄스전압을 인가하였다. 기억유지특성은 기억트랩에 전하를 포획시킨 직후 $V_{FB}$ 유지와 0V로 유지한 상태에서 $10^{4}$sec까지 측정하였다. 본 논문에서 유도된 산화막 전계에 대한 터넬확률을 적용한 전하주입 이론식은 실험결과와 잘 일치하였으며 본 해석방법으로 직접기억트랩밀도와 이탈진도수를 동시에 평가할 수 있었다. 기억트랩의 포획전하는 실리콘쪽으로의 역 터넬링으로 인한 조기감쇠가 컸으며 $V_{FB}$ 유지인 상태가 초기 감쇠율이 0V로 유지한 경우 보다 낮았다. 그리고 기억유지특성은 S $i_{3}$ $N_{4}$막의 두께보다 기억트랩밀도의 의존성이 크며 S $i_{3}$ $N_{4}$막두께의 축소로 기록전압을 저전압화시킬 수 있음을 알 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.214-214
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 셀 사이의 거리의 감소에 의한 간섭효과가 매우 커져 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점을 개선하기 위해 본 연구에서는 fringing field 효과를 이용한 SONOS 구조 게이트 위에 금속 공간층을 가지는 플래시 메모리 소자를 연구하였다. 소자에 소스와 드레인에 도핑을 하는 공정단계를 거치지 않아도 되는 fringing field 효과를 이용한 SONOS 구조를 가진 기억소자에서 트랩층 양 쪽에 절연막을 증착하고 게이트 외측으로부터 트랩층 양 쪽 절연막까지 금속을 증착시켜 금속 공간층을 형성하였다. 게이트에 전압을 인가할 때 트랩층 절연막 외측의 금속 공간층 영역에도 동시에 전압이 인가되므로 게이트가 스위칭 역할을 충분히 하게 하기 위해서 트랩층 양 쪽 절연막 두께를 블로킹 산화막 두께와 같게 하였다. 소자의 누설전류를 감소하기 위하여 채널 아래 부분에 boron으로 halo 도핑을 하였다. 제안한 기억소자가 fringing field 효과에 의해 동작하는 것을 확인하기 위하여 Sentaurus를 사용하여 제시한 SONOS 구조를 가진 기억소자의 전기적 특성을 조사하였다. 시뮬레이션을 통해 얻은 금속 공간층이 있을 때와 없을 때에 대한 각 상태에서 같은 조건으로 트랩층에 전하를 트랩 시켰을 때 포획된 전하량이 변하였다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압의 변화를 통해 금속 공간층이 있을 때 간섭효과가 감소하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.1
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• pp.981-984
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• 2005

This study is to realize its threshold voltage shift after programming operation in charge trap type SONOS memory by simulation. SONOS devices are charge trap type nonvolatile memory devices in which charge storage takes place in traps in the nitride-blocking oxide interface and the nitride layer. For simulation of their threshold voltage as a function of the memory states, traps in the nitride layer have to be defined. However, trap models in the nitride layer are not developed in commercial simulator. So, we propose a new method that can simulate their threshold voltage shift by an amount of charges induced to the electrodes as a function of a programming voltages and times as define two electrodes in the tunnel oxide-nitride interface and the nitride-blocking oxide interface of SONOS structures.

• Journal of the Korean Institute of Telematics and Electronics T
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• v.36T no.1
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• pp.13-18
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• 1999

The trap density by the stress bias in silicon oxides with different thicknesses has been investigated. The trap density by stress bias was shown to be composed of on time current and off time current. The on time trap density was composed of dc current. The off time trap density was caused by the tunneling charging and discharging of the trap in the interfaces. The on time trap density was used to estimate to the limitations on oxide thicknesses. The off time trap density was used to estimate the data retention in nonvolatile memory devices.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1998.11a
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• pp.13-16
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• 1998

An anomalous current characteristics which show the superposition of a low current level and high current level at the subthreshold region when SONOSFETs are in memory states were investigated. We have assumed this phenomena were resulted from the effect of parasitic transistors by LOCOS isolation and were modeled to a parallel equivalent circuit of one memory transistor and two parasitic transistors. Theoretical curves are well fitted in measured log I$_{D}$-V$_{G}$ curves independent of channel width of memory devices. The difference between low current level and high current level is apparently decreased with decrease of channel width of devices because parasitic devices dominantly contribute to the current conduction with decrease of channel width of memory devices. As a result, we concluded that the LOCOS isolation has to selectively adopt in the design of process for charge-trap type NVSM.VSM.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.118-118
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• 2010

유리 기판 상에 system on panel (SOP) 구현을 위한 비휘발성 메모리 (NVM)를 제작하였다. 기존에 사용되던 charge storage layer인 SiNx 대신에 a-Si를 사용하여 전하 저장량 증가 및 전하유지 특성 향상시켰다. 그 결과 bandgap이 작아 band edge 저장 가능하였으며, SiNx 와 마찬가지로 a-Si 내 트랩에 저장되었다. $SiO_2$/a-Si와 a-Si/SiON 계면의 결함 사이트에 전하 저장되었으며, 또한 bandgap이 작아 트랩 또는 band edge에 위치한 전하들이 높은 bandgap을 가지는 blocking 또는 tunneling layer를 통하여 빠져 나오기 어려웠다. ONOn 구조의 두께와 동일한 OSOn 박막을 사용한 구조에서는 전하 저장 특성은 뛰어나나 기억유지 특성이 나빴다. 이에 대한 향상 방안으로는 Tunneling 박막의 두께를 증가시키는 것과 OSOSOn 적층 구조 소자를 만드는 방법이 있다. Tunneling 박막의 두께를 증가시킨 소자는 기억유지 특성 향상되는 특성을 보였으며 OSOSOn 적층 구조 소자는 전하저장 및 기억유지 특성 향상을 보였다. 특히, OSOSOn 구조의 경우 2개의 터널링 barrier를 사용함으로써 전하 저장 사이트의 증가에 기여하며, 기억 유지 특성도 좋아졌다. 본 연구에서 소자는 NVM이 아닌 MIS 구조로만 제작되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.425-425
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• 2012

유기물/무기물 나노 복합체를 사용하여 제작한 메모리 소자는 간단한 공정과 3차원의 고집적, 그리고 플렉서블한 특성을 가지고 있어 차세대 전자 소자 제작에 매우 유용한 소재이기 때문에 많은 연구가 진행되고 있다. 다양한 유기물 메모리 소자중에서 유기 쌍안정성 소자(organic bistable devices, OBD)의 전하 수송 메커니즘은 많이 연구가 되었지만, 트랩의 밀도와 분포에 따른 전기적 특성에 대한 연구는 미흡하다. 본 연구에서는 두 전극 사이에 나노 입자가 분산되어 있는 유기물 박막에 존재하는 트랩의 밀도와 분포로 인해 같은 인가전압에서도 다른 전도율이 나타나는 현상을 분석하였다. 하부 전극으로 Indium-tin-oxide가 코팅된 유리기판과 상부 전극인 Al 사이에 나노입자가 분산된 폴리스티렌 박막을 기억 매체로 사용하는 OBD를 제작하였다. OBD의 전기적 특성을 관찰하기 위하여 space-charge-limited-current (SCLS) 모델을 사용한 이론적인 연구를 실험 결과와 비교 분석하였다. 계산된 전류-전압 결과는 트랩 깊이에 따른 가우스 분포로 이루어진 개선된 SCLS 모델을 사용하였을 때 측정된 전류-전압 결과와 잘 일치 하였다. 낮은 인가전압에서 Ohmic 전류가 생기는 것을 개선된 SCLS 모델과 병렬저항을 사용하여 설명하였다. 이 연구 결과는 유기물/무기물 나노 복합체를 사용하여 제작한 OBD의 트랩의 밀도와 분포에 따른 전기적 특성을 이해하는데 도움을 준다.