• 전자공학회지
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• 제28권12호
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• pp.61-73
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• 2001

근거리 통신 네트워크(LAN : Local Area Network), 원거리 통신 네트워크(WAN : Wide Area Network), 대도시 지역 네트워크(MAN : Metro Area Network)는 서로 다른 표준의 전송 속도 및 프로토콜을 사용하기 때문에 네트워크 연동 등에 있어서 비용 대비 성능을 최적화 하기에 매우 어려운 상황이다. 최근에는 서로 다른 이들의 네트워크에 소요되는 대역폭의 증가에 따라 통신사업자 및 장비업체에서는 각 네트워크의 전송속도가 초당 10기가비트로 수렴될 것으로 예상하고 있다. 10기가비트 이더넷 기술은 IEEE 802.3 그룹에서 표준화가 진행중인 초고속 LAN 기술로서 기가비트에 그쳤던 LAN의 속도 개선과 아울러 MAN-WAN의 종단 네트워크 일부로써 LAN을 사용할 수 있도록 하는 차세대 기간 네트워크 기술이다. 인터넷 서비스 제공자(Internet Service Provider)들이 10기가비트 이더넷 기술을 사용되면 LAN과 MAN/WAN으로 분리되었다. 네트워크 경계가 허물어질 것으로 예상된다. 특히 급증하는 향후 트래픽의 대부분이 인터넷 트래픽임을 감안하면 이에 적합한 해결책이 절실하게 요구된다. 본 고에서는 이러한 10기가비트 이더넷 기술과 관련된 국제 표준화 동향과 기술 요소 및 10기가비트 이더넷 기술을 이용하는 경우의 응용 사례를 살펴보고자 한다.

• 벤처다이제스트
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• 통권54호
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• pp.9-9
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• 2004

네트워크 보안업계가 최근 IPS(Intrusion Prevention System) 제품 출시와 개발에 열을 올리고 있는 가운데 경쟁력을 좌우하는 관건으로 기가비트 데이터 처리 속도가 떠오르고 있다. IPS는 네트워크 초입에 설치돼 실시간으로 유해 트래픽을 분석 차단해주는 능동형 보안제품. IPS는 방화벽처럼 네트워크 처리속도가 확보되지 않으면 전체 네트워크가 마비되는 인라인(IN LINE) 방식으로 설치되기 때문에 기가비트 처리 속도가 필수적으로 요구된다. 기가비트 처리 속도가 적어도 2Gbps급은 되어야 한다는 것. 이에 따라 보안업계에 기가비트급 IPS 출시와 개발이 붐을 이루고 있다.

• 전자공학회지
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• 제31권8호
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• pp.83-95
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• 2004

이더넷 특유의 범용성과 라인 속도의 포워딩 기능을 제공하는 고성능 네트워크 프로세서의 등장으로 메트로 이더넷의 핵심 장비로 선보인 이더넷 스위치는 메트로 영역에서의 성공 여세를 몰아코어 영역까지 적용범위를 확장하고 있다. 이러한 이더넷 스위치의 시장 변화에 따라 세계 유수의 이더넷 스위치 벤더는 스위칭 용량에 있어서는 수 Tbps ∼ 수 십 Tbps, 라인 인터페이스 및 패킷 처리 능력에 있어서는 10 기가비트 이더넷을 넘어 이것의 후속 버전인 40 기가비트 이더넷 혹은 100 기가비트 이더넷을 수용하면서 캐리어 수준의 신뢰도를 제공하는 차세대 이더넷 스위치 개발을 가속화하고 있는 실정이다.(중략)

• 디지털콘텐츠
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• 7호통권98호
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• pp.64-67
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• 2001

네트워크 매니저들은 서서히 10기가비트 이더넷을 준비하려는 움직임들을 보이고 있다. 이들의 최초 준비 작업은 구리선을 버리는 것이다. 새로운 이더넷은 광섬유가 필요하지만 기존 광 네트워크와는 달리 커버할 수 있는 거리가 매우 짧다. 그리고 이미 구축된 광 인프라가 존재한다 하더라도 그것은 10기가비트 이더넷과는 차이가 있다는 것이다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1470-1474
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• 2001

8B/10B 선로부호를 채택한 기가비트 이더넷 PCS 수신측에서는 동기부의 바이트 동기획득과 수신부의 디코딩을 위해 Running Disparity(RD) 에러인 데이터열을 검출해야 한다. 기존의 RD 에러 검출 방법은 직렬 입력 비트에서 RD 에러를 검출하였으나 제안하는 RD 에러 검출 방법은 125MHz 속도의 10비트 데이터열을 받아 4비트열과 6비트열로 나누어 바이트 클럭에 따라 RD를 계산하고 계산된 이전의 RD값과 현재의 RD값을 비교하며 RD 위반 에러 데이터를 검출한다. 이는 기존의 RD 에러 검출 방법이 비트 클럭과 니블 클럭에 따라 RD 에러를 검출하기 때문에 야기되는 초고속 처리에 대한 한계를 해결한 것이며 기가비트 이더넷에 적합한 새로운 RD 에러 검출 방법이다.

• 대한전자공학회논문지TC
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• 제41권5호
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• pp.27-36
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• 2004

최근 인터넷 트래픽의 폭발적인 증가에 따라, 매우 빠른 고속 네트워크 장비에 네트워크프로세서(NP)의 사용이 보편화되고 있다. 이에 따라, 기존의 일반적인 마이크로프로세서를 이용한 네트워크 장비의 성능 한계를 벗어나 향상된 성능을 보이는 라우팅 기능과 패킷처리 기능을 분리하는 분산형 시스템 구조가 이용되고 있다. 본 논문에서는 10기가비트 이더넷 포트를 가지는 10기가비트 에지 스위치 시스템에 적용한 패킷 라우팅 처리와 OAM 처리를 위한 분산형 이더넷 IPC 통신 메커니즘과 10Gbps급 이더넷 데이터를 처리할 수 있는 프레임 방식의 MUX/DEMUX 구조를 설계하고 구현하는 방법을 기술한다. 본 논문에서 제안한 분산형 이더넷 UC 통신 메커니즘 구조는 현재 진행되고 있는 10기가비트 이더넷 인터페이스를 갖는 320Gbps급의 백본용 이더넷 스위치 시스템에도 적용하였다.

• 전자통신동향분석
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• 제10권1호통권35호
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• pp.123-134
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• 1995

3차원 의료 영상 서비스, 고해상도 영상 기반 응용 서비스의 출현에 따라 기가급 속도의 통신망에 대한 수요가 날로 확산되고 있다. Bips급의 컴퓨터 처리 속도가 곧 일반화되는 시점이므로 컴퓨터의 입출력이나 네트워킹을 위하여는 기가비트 통신망이 필연적이다. 또한 현재 초고속 정보통신 응용 서비스 추세를 보면 멀티미디어의 네트워킹화가 필연적인데, 멀티미디어 기술이 국부적인 환경에서는 빠른 발전을 보이고 있으나 네트워크 환경과 결합하는 데는 많은 문제점을 노출하고 있다. 본 논문에서는 기가비트 통신망의 기본적인 특성으로부터 분야별로 주요한 기술적인 문제 및 연구 개발 추세를 종합적으로 고찰한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.697-699
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• 1999

2기가비트급 이상의 Serial-Link Chip에 적용되는 PLL의 특성은 lock-in-time이 빨라야하며 low VDD 동작을 확보해야 한다. 본 논문은 2.8기가비트급의 인터페이스 전송칩에 사용되는 PLL에 내부 전원 공급기를 설계하여 외부전원 3.3V시에 2.5V를 제공하며 이를 PFD/CP/VCO에 개별적 적용하는 제어방법 및 회로를 제안하며 이에 따르는 IPLL의 Lock-In-Time을 1mS 이내로 설계하였으며 외부동작 주파수는 100MHz이상이며 인터페이스 전송량은 2.8기가비트에 이른다. 저전압 설계를 통한 동작전류를 내부 전원 제어를 통해 순차적(Sequential Method)동작을 시킴으로 IPLL 동작시의 전류소모을 2mA이하로 제한하였다. 본 논문에서는 2.8기가비트급 인터페이스 전송칩에 적용한 IPLL의 회로 및 내부전원 공급기의 제어 방법 및 설계결과를 제안하며 이에 따르는 전송칩의 동작방법을 제안한다.

• 전자공학회지
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• 제31권8호
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• pp.73-82
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• 2004

SONET/SDH 전송망에서의 데이터 전송율은 10Gb/s급인 OC-192에서 40Gb/s급인 OC-768 로 발전하였으며, 이더넷 (Ethernet)에서의 데이터 전송율은 1998년 1기가비트 이더넷 기술이 표준화된데 이어 2002년에 10기가비트 이더넷기술의 표준화가 완료되었고 조만간 후속 기술로서 40Gb/s또는 100Gb/s급의 이더넷에 대한 논의가 대두될 것으로 예측된다.(중략)

• 한국정보과학회논문지:시스템및이론
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• 제31권5_6호
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• pp.371-378
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• 2004

본 논문에서는 고성능 PC 클러스터 시스템을 위한 사용자 수준 인터페이스인 Virtual Interface Architecture(VIA)를 기가비트 이더넷을 기반으로 하여 하드웨어로 구현하였다. 기가비트 이더넷 상의 하드웨어 VIA (HVIA-GE)는 PCI 33MHz/32bit 버스 기반으로 하고, 물리적인 네트워크로는 고성능 클러스터 시스템 구축을 위해 기가비트 이더넷을 채용하였으며, FPGA를 사용하여 VIA 프로토콜 엔진을 구현하였다. 주소변환 및 Doorbell 메커니즘을 커널의 간섭 없이 하드웨어로 처리하도록 하였으며, 특히 효율적인 주소변환을 위해 ATT를 HVIA-GE 카드상의 SDRAM에 저장하고 VIA 프로토콜 엔진에서 직접 처리하도록 개발하였다. 이러한 구현의 결과로 송수신시에 발생하는 통신 오버헤드를 대폭 줄이게 되었으며, 최소 11.9${\mu}\textrm{s}$의 지연 시간, 최대 93.7MB/s의 대역폭을 얻을 수 있었다 HVIA-GE는 최소 지연시간에 있어서 기가비트 이더넷 상에서 VIA의 소프트웨어 구현 방식인 M-VIA에 비해 약 4.8배, 기가비트 이더넷상에서의 TCP/IP에 비해 약 9.9배 빠른 결과를 나타내었다. 또한, 최대 대역폭에 있어서는 M-VIA에 비해 약 50.4%, TCP/IP에 비해 약 65%의 성능향상을 가져왔다.