• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.1
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• pp.1-11
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• 2002

In this paper, new simple method for the calculation of depletion region under complex geometry and general purpose numerical simulator that could handle this were developed and applied in the analysis of SCM with nanoscale tip, which is a promising tool for high resolution dopant profiling. Our simple depletion region seeking algorithm alternatively switches material of elements to align ionized element boundary with contour of zero potential. To prove the validity of our method we examined whether our results satisfy the definition of depletion region and compared those with known values of un junction and MOS structure. By modeling of capacitance based on the shape of depletion region and potential distribution, we could calculate the CV curve and dC/dV curve between silicon substrate and nanoscale SCM tip.

• Proceeding of EDISON Challenge
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• 2014.03a
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• pp.498-500
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• 2014

EDISON 나노물리 사이트에 탑재된 Drift-Diffusion 기반 bulk P/N Junction Diode 특성 해석용 SW를 이용해 P-N접합의 특성을 파악해보았다. n과 p영역에서의 순수 도너와 억셉터 농도를 통해 내부 전위 장벽을 구한다. 구한 내부 전위 장벽을 통해 공핍폭 W를 구할 수 있다. 이 논문에서는 일방접합의 공핍영역폭을 표현하는 식과 시뮬레이션을 통해 얻어진 공핍영역폭을 비교 분석하였다.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.347-349
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• 2016

본 논문에서는 dopant density에 의존적인 pn junction의 breakdown 특성을 향상시키기 위하여, doping density와 doping profile에 대하여 분석했다. Doping density와 doping profile은 역방향 junction breakdown voltage를 결정하는 중요한 요소인 공핍영역의 두께와 공핍영역 내에 인가되는 electric field를 결정한다. Uniform doping profile과 Gaussian doping profile을 비교했고, 고전압 환경에서 사용할 수 있는 소자를 제작하는데 더욱 적절한 doping profile과 doping 농도에 대해 기술했다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.1
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• pp.39-46
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• 2005

We fabricate and analyze fully depleted optical thyristors (DOTs) using quarter wavelength reflector stacks (QWRS). QWRS are employed as bottom mirrors to enhance the emission efficiency as well as the optical sensitivity. In order to analyze their switching characteristics, S-shape nonlinear current-voltage curves are simulated and the reverse full-depletion voltages (Vneg's) of DOTs are obtained as function of semiconductor parameters by using a finite difference method (FDM). The fabricated DOTs show sufficient nonlinear s-shape I-V characteristics and switching voltage changes of these devices with and without bottom mirrors show 1.82 V and 1.52 V, respectively. Compared to a conventional DOT, this device with the bottom mirrors shows about 20％ and 46% enhancement in switching voltage change and spontaneous emission efficiency, respectively.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.145-145
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• 2010

반도체 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 메모리 소자 또한 미세화를 위해 새로운 기술을 요구하고 있다. 1T DRAM은 하나의 트랜지스터와 하나의 캐패시터 구조를 가진 기존의 DRAM과 달리, 캐패시터 영역을 없애고 하나의 트랜지스터만으로 동작하기 때문에 복잡한 공정과정을 줄일 수 있으며 소자집적화에도 용이하다. 또한 SOI (Silicon-On-Insulator) 기판을 사용함으로써 단채널효과와 누설전류를 감소시키고, 소비전력이 적다는 이점을 가지고 있다. 1T DRAM은 floating body effect에 의해 상부실리콘의 중성영역에 축적된 정공을 이용하여 정보를 저장하게 된다. floating body effect를 발생시키기 위해 본 연구에서는 SOI 기판을 사용한 MOSFET을 사용하였는데, SOI 기판은 불순물 도핑농도에 따라 상부실리콘의 공핍층 두께가 결정된다. 실제로 불순물을 $10^{15}cm^{-3}$ 정도 도핑을 하게 되면 완전공핍된 SOI 구조가 된다. 이는 subthreshold swing값이 작고 저전압, 저전력용 회로에 적합한 특성을 보이기 때문에 부분공핍된 SOI 구조보다 우수한 특성을 가진다. 하지만, 상부실리콘의 중성영역이 완전히 공핍되어 정공이 축적될 공간이 존재하지 않게 된다. 이를 해결하기 위해 기판에 전압을 인가 후 kink effect를 확인하여, 메모리 소자로서의 구동 가능성을 알아보았다. 본 연구에서는 상부실리콘의 두께가 감소함에 따라 1T DRAM의 메모리 특성변화를 관찰하고자, TMAH (Tetramethy Ammonuim Hydroxide) 용액을 이용한 습식식각을 통해 상부실리콘의 두께가 각기 다른 소자를 제작하였다. 제작된 소자는 66 mv/dec의 우수한 subthreshold swing 값을 나타내며 빠른 스위칭 특성을 보였다. 또한 kink effect가 발생하는 최적의 조건을 찾고, 상부실리콘의 두께가 메모리 소자의 쓰기/소거 동작의 경향성에 미치는 영향을 평가하였다.

• Proceedings of the Optical Society of Korea Conference
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• 1996.09a
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• pp.10-10
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• 1996

• Proceedings of the KIEE Conference
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• 1999.07d
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• pp.1836-1838
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• 1999

다결정 실리콘 박막 트랜지스터(TFT)의 누설전류를 줄이기 위하여 채널의 중간에 선택적으로 도핑된 영역을 가진 새로운 다결정 실리콘 TFT를 제안한다. 제안된 TFT에서는 채널의 일부가 선택적으로 도핑되어 채널 전체에 걸리는 전기장이 재분배된다. 제안된 n-채널 TFT는 $V_{GS}$<0, $V_{DS}$>0인 조건에서, 대부분의 전기장이 드레인 접합에 형성되는 공핍영역과, 도핑된 영역 중 소오스 쪽과 도핑되지 않은 채널 사이에 형성되는 공핍영역에 각각 나뉘어 걸린다. 기존의 다결정 실리콘 TFT와 비교할 때 드레인 접합에서 걸리는 전기장은 1/2로 감소하였고, 이에 따라 드레인 접합에서 생성되는 전자-홀 쌍도 현저히 감소하였다. 더구나 제안된 TFT의 온-전류는 기존의 TFT와 비교했을 때 거의 같거나 약간 감소하였으며 이에 따른 온/오프 전류비가 현저히 향상되었음을 실험을 통해 확인할 수 있었다.

• Proceedings of the KAIS Fall Conference
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• 2011.05a
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• pp.196-197
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• 2011

실리콘 태양전지의 pn 접합 계면특성을 조사하기 위해서 p형 실리콘 기판 위에 전기로를 이용한 $POCl_3$ 공정을 통하여 n형의 불순물을 주입하여 pn접합을 만들었다. n형 불순물의 확산되어 들어가는 공정시간이 길고 공정온도가 높을수록 면저항은 줄어들었다. n형 불순물의 주입이 많아질수록 pn 접합 계면에서의 전자친화도가 줄어들면서 면저항은 감소되었다고 할 수 있다. n형 반도체의 페르미레벨이 높아지면서 공핍층도 생기지만 n형 불순물이 많아지면서 공핍층의 폭은 점점 좁아지고 쇼키 장벽의 높이도 낮아지면서 자유전자와 홀 쌍의 이동이 쉽게 이루어지게 되었다. n형의 불순물 확산공정시간이 긴 태양전지 셀에서 F.F. 계수가 높게 나타났으며, 효율도 높게 나타났다.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.153-155
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• 2010

실리콘 태양전지의 pn 접합 계면특성을 조사하기 위해서 p형 실리콘 기판 위에 전기로를 이용한 $POCl_3$ 공정을 통하여 n형의 불순물을 주입하여 pn접합을 만들었다. n형 불순물의 확산되어 들어가는 공정시간이 길고 공정온도가 높을수록 면저항은 줄어들었다. n형 불순물의 주입이 많아질수록 pn 접합 계면에서의 전자친화도가 줄어들면서 면저항은 감소되었다고 할 수 있다. n형 반도체의 페르미레벨이 높아지면서 공핍층도 생기지만 n형 불순물이 많아지면서 공핍층의 폭은 점점 좁아지고 쇼키 장벽의 높이도 낮아지면서 자유전자와 홀 쌍의 이동이 쉽게 이루어지게 되었다. n형의 불순물 확산공정시간이 긴 태양전지 셀에서 F.F. 계수가 높게 나타났으며, 효율도 높게 나타났다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.1
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• pp.29-34
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• 2004

We present the first demonstration of waveguide-type depleted optical thyristor laser diode with InGaAs/InGaAsP multiple quantum well structure. The measured switching voltage and current are 4.63 V and 10uA respectively. The holding voltage and current are respectively 0.59 V, 20uA. The lasing threshold current at the temperature of $25^{\circ}C$ and $10^{\circ}C$ are 111 mAA and 72.5 mA, respectively. The lasing wavelength is centered at 1.561um at a bias current equal to 1.41 times threshold.