• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.477-479
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• 2015

PUF는 디지털 기기의 복제 방지 기술로서 동일한 회로라도 회로를 구현하는 공정에 따라 선로지연, 게이트 지연 등이 다른 점을 이용하여 복제 여부를 알아내는 기술이다. 본 연구에서는 코팅 PUF 형태의 물리적 보안 디바이스 구현을 위해 해당 디바이스를 다중 유전체 슬래브로 코팅하고, 그 특성을 확인하기 위해 반사 특성을 계산하여 그 유효성을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.380-383
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• 1999

본 논문은 Booth 알고리즘을 사용하는 새로운 VQB제산기를 제안한다. 본 논문은 Macsorley의 제산 알고리즘에 기본 원리가 같은 제곱근 알고리즘을 추가하였으며, 이를 VQB 알고리즘이라고 명명하였다. 본 논문은 VQB 제산기의 두 가지 설계를 구현하였다. 하나는 계수를 사용하지 않는 설계 (A) 이며, 둘은 [1/2, 2]의 계수군을 사용하는 설계 (B)이다. 설계 (A)는 순환할때마다 2.54 비트의 부분 몫을 결정하며 설계 (B)는 2.74 비트를 결정한다. 본 논문은 VQB 제산기의 성능지표를 좌우하는 제곱근을 위주로 하여 SRT 제산기와의 비교를 시도하였다. VQB 는 처리량과 설계 노력 면에서 SRT를 앞서며, 면적과 임계지연 면에서는 SRT와 서로 견줄만한 수준이다. 표준셀 0.35㎛ CMOS 공정으로 구현될 때, 설계 (A)의 임계지연은 9.69㎱ 이며, 설계 (B)는 11.05㎱이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.155-159
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• 2007

S/W 개발 프로젝트의 품질, 비용, 개발 기간을 잘 관리하여 프로젝트를 성공시키기 위해 PM 은 프로젝트의 종료시점과 예산의 초과를 예측할 수 있어야 한다. PMBOK 의 비용관리의 Earned Value Method 는 프로젝트의 진행에 따른 생산성의 변화와 그에 따른 비용과 일정의 증가 추정에 대한 규칙을 제시한다. 그러나 EVM 은 제조공정에서는 그 효과를 증명하였지만, S/W 프로젝트에서는 적용이 힘들어 잘 활용되고 있지 않다. 이는 사람이 주요 자원인 S/W 프로젝트에서는 Actual Cost 의 측정이 쉽지 않기 때문이다. 따라서 본 논문에서는 S/W 프로젝트 관리에서 Earned Value 의 측정이 쉽지 않아 추정되기 힘든 지연된 종료 시점에 대한 예측을 PMBOK 과 CMMI 에서 제시하는 관리 영역과의 연관성을 활용하고, EVM 을 보완하여 지연에 대한 예측모델을 만들어보고자 한다.

• 정보처리학회논문지A
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• 제14A권7호
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• pp.451-456
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• 2007

이 논문에서는 컴퓨터 시스템을 이질적 서버들로 구성된 시스템으로 간주하고, 장기적 관점에서 응용들간의 공정성을 추구하는 누적적(累積的) 공정 스케줄링 방법을 제시한다. 기존의 단일 서버 환경에서 주로 사용되는 GPS(generalized processor sharing) 기반의 스케줄링 알고리즘들은 순간적 관점에서 서버의 용량을 분배한다. 그러나 이를 이질적 다중 서버 환경에 적용하는 경우, 스케줄링 순서에 의한 지연시간의 오차가 서버들을 거치면서 누적될 수 있고, 잉여용량이 순간적 관점에서만 배분되기 때문에 장기적 관점에서 불공정성 문제가 발생할 수 있다. 본 논문의 방법에서는 각 응용의 예약용량을 보장하면서 잉여용량의 적절한 배분을 통해 장기적 관점의 공정 서비스를 추구한다. 이를 위해, 각 응용이 이상적으로 진행되기 위해 받아야 할 공정한 서비스 용량을 주기적 관찰을 통해 동적으로 파악하여 참조용량 모델로 삼고, 스케줄러는 응용들이 이 참조용량 모델을 점진적으로 따르도록 한다. 또한 이 모델을 효율적으로 구현하기 위한 휴리스틱 알고리즘을 만들고 실험을 통해 이를 검토한다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.

• 정보처리학회논문지C
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• 제12C권5호
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• pp.695-700
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• 2005

공정한 전송률을 보장하고 지연을 줄이기 위해 인터넷상에서 많은 흐름단위 스케줄링 알고리즘이 제안되어졌으며, 효율성이 필요한 공정한 대역폭 할당을 위한 공정큐잉 알고리즘이 설계되었다. 그러나 흐름단위 처리를 기본으로 하는 알고리즘은 전송률 상태, 버퍼 관리, 패킷 스케줄링 등의 기능을 필요로 하며, 이와 같은 복잡성으로 인해 구현하는데 비용이 많이 드는 문제점이 있다. 따라서 본 연구는 효율적인 비용으로 라우터를 구현하기 위해, FM(Flow Number Estimation)를 기반으로 한 CS-FNE(Core Stateless FNE) 알고리즘을 제안하며, 다양한 네트웍 환경과 트래픽 소스를 사용해서 CSFQ(Core Stateless Fair Queueing), FRED(Fair Random Early Detection), RED(Random Early Detection), DRR(Dynamic Round Robin) 등과 같은 알고리즘을 CS-FNE와 함께 평가하였다. 모의 실험 결과로, 본 연구에서 제안된 방식이 다른 알고리즘보다 적절히 공정한 대역폭 할당을 나타내었으며, 흐름단위 기반 큐잉 메커니즘보다 더 단순하고, 쉽게 구현될 수 있음을 보였다.

• 한국산학기술학회논문지
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• 제13권4호
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• pp.1648-1653
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• 2012

일반적으로 후반부 공정에서의 불량은 전 제조공정에서 누적되어 온 부가가치의 손실로써 거의 완성품 가격에 해당하는 품질비용을 유발하게 되고 제조공정의 효율성에 악영향을 미치게 된다. 본 연구에서는 품질 변동성이 존재하는 후반부 제조공정을 대상으로 고객이 요구한 납기와 품질수준을 동시에 반영하는 작업투입 알고리즘을 제안한다. 본 연구에서 제안한 알고리즘의 성능을 평가하기 위하여 평균납기지연을 최소화하는 것을 목적으로 기존에 널리 사용되고 있는 대안들과의 성능 비교를 실시하여 그 우수성을 확인한다. 또한 고객이 요구한 품질요구수준에 따른 공정능력 관점에서도 본 연구에서 제시한 알고리즘이 뛰어난 성능을 보이는 것을 입증하였다.

• 한국건설관리학회논문집
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• 제6권1호
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• pp.212-219
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• 2005

건설공사에서 공정관리는 중요하다. 특히 공동주택의 경우 입주일이라는 절대공기의 준수가 매우 중요하다. 이와 같은 공정관리를 위해 공동주택공사에서는 공종별 진도관리가 필요하며, 이는 진도율 산정을 통하여 일정계산 및 기성 산정의 척도로서 사용되고 있다. 현재 국내의 공동주택 건설현장에서 사용되고 있는 대부분의 진도율 산정방식은 경험과 개략적인 수치에 의한 판단에 의존하는 경우가 많아공정의 계획과 공정의 지연시 합리적 만회 대책의 수립이 어려움등 한계를 보이고 있다. 이와 같은 문제를 해결하기 위하여 본 연구에서는 단위작업에서의 물량 달성율과 투입 노무량을 이용한 진도율 산정방식을 제시하고 있다. 즉, 단위작업 진도율은 단위작업에서 수집된 투입 노무량을 층단위의 전체 투입노무량 중의 가중치로 환산하고 이를 물량달성도($\%$)와 곱하여 산출된다. 같은 방법으로 본 연구에서 제시하고 있는 작업분류체계의 상위단계인 층 진도율, 동 진도율을 산출하게 된다 공동주택공사의 골조공사를 대상으로 단위작업, 층, 동 진도율 산정방법을 예시로서 제시하고 있다. 이와 같은 진도율은 향후 단위작업의 노무생산성과 달성물량에 대한 실적데이터의 축적이 이루어질 경우 보다 합리적이고 과학적인 공정관리의 근간이 될 것으로 기대된다.

• 한국산업정보학회논문지
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• 제14권4호
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• pp.75-90
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• 2009

생산성 향상과 효율적인 프로세스 관리는 기존 업무의 문제점을 올바르게 파악하는 것에서부터 시작한다. 또한 데이터 수집에서 필요한 정보를 도출하는 데 많은 시간이 소요될 경우 고객의 요구와 수요를 충족시키고 업무의 효율성을 높이기 위한 지속적인 프로세스 관리가 더욱 어려워진다. 본 논문은 실시간 정보획득 기술의 도입을 통해 제조공정 관리상 발생 가능한 여러 문제점을 개선하기 위한 방안과 기초적 의사결정을 위한 상황인지(Context awareness) 시스템을 제시하는 것을 목적으로 한다. 공정 작업 중 획득한 데이터를 바탕으로 각 작업을 자동으로 분류하는 판단규칙을 제시하여 제조 현장에서의 상황인지를 구현하고자 하였다. 그리고 제안하는 개념과 구조를 작업자가 신속하게 문제를 파악하고 지시사항을 전달할 수 있는 사례를 기본적 시스템으로 구현하였다. 생산요소 객체 및 정보시스템의 데이터 일치와 공정에 대하 지속적이 모니터링을 통해 비효율적 자원 할당 및 공정 지연을 측정하고 해결하며 가시성을 높여 업무 효율을 지속적으로 향상시킬 수 있을 것이다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.209-212
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• 2001

DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.