• 대한수학교육학회지:학교수학
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• 제6권3호
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• pp.235-249
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• 2004

본 연구는 우리나라의 예비 초등 교사들이 분수 나눗셈 1$\frac{3}{4}$$\div$$\frac{1}{2}$에 적합한 문장제를 만들 때 나타나는 오류 유형과 만든 문장제의 유형을 분석한 것이다. 우리나라 예비 초등 교사들은 미국이나 중국의 교사들처럼 '$\frac{1}{2}$로 나누기'를 '2로 나누기'로 오해하는 일상 언어와 수학적 언어 사용의 불일치에 기인하는 구조적인 오류를 다수 보였으며, 계산결과만 생각하여 구조적으로 다른 1$\frac{3}{4}$$\times$2에 적합한 문장제를 만드는 새로운 유형의 오류도 보이고 있다. '포함제' 자체에는 익숙하지만 몫이 자연수가 아닌 분수 나눗셈 상황에서 포함제가 지니는 문제점에 대한 인식은 매우 부족한 것으로 나타났으며, '단위 비율의 결정', '곱셈의 역 상황'이라는 분수 나눗셈의 의미에 대한 이해가 매우 부족한 것으로 나타났다. 따라서 예비 초등 교사들을 위한 교육에서는 분수의 나눗셈에서 단위 비율의 결정, 곱셈의 역연산으로서의 나눗셈의 의미를 다양한 실제 상황 및 맥락과 관련지어 이해하게 하는 지도가 이루어질 필요가 있다.

• 대한전자공학회논문지TC
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• 제48권6호
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• pp.28-33
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• 2011

최근 무선통신 기술의 발전과 함께 주파수 자원의 부족현상이 심화 되고 있다. 따라서 주파수 자원을 효율적으로 사용하기 위한 방안의 하나로 CR(Cognitive Radio) 시스템에 대한 연구가 활발히 진행되고 있다. CR 시스템에서는 incumbent user에게 할당된 주파수영역이 사용되지 않을 경우 이를 secondary user에게 할당하여 주파수 사용의 효율을 높인다. CR 시스템에 NC-OFDM 방식을 이용할 경우 incumbent user가 사용하는 주파수 대역에 해당하는 FFT의 입력은 '0'으로 할당된다. 본 논문에서는 CR 시스템에서 사용하는 FFT에 '0'의 입력이 많은 특성을 이용하여 효율적인 Zero flag 생성회로 설계기법, 이를 이용한 메모리 access 감소기법, 덧셈 및 곱셈 연산 횟수의 감소기법을 제안한다. Cognitive Radio 시스템에 적용하기 위해 Radix-$2^4$ SDF(Single-Path Delay Feedback) 구조의 2048포인트 FFT를 Verilog HDL을 이용하여 설계하였으며 제안된 방법으로 FFT를 구현할 때 기존의 방법에 비해 메모리, 덧셈기 및 곱셈기의 전력소모가 크게 감소하며 입력 중 '0' 신호의 비율이 증가함에 따라 전력소비 감소효율이 더욱 증가함을 보인다.

• 한국통신학회논문지
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• 제32권9A호
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• pp.931-939
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• 2007

본 논문은 SMDL (Sogang Machine Description Language)을 이용한 DSP 프로세서용 인스트럭션 셋 시뮬레이터 자동 생성기 시스템의 설계에 관해 기술한다. SMDL은 DSP 어플리케이션에 최적화된 아키텍처를 포함한 임베디드 코어의 효율적 기술을 위한 머신 기술 언어로서, 구현된 인스트럭션 셋 시뮬레이터 자동 생성 시스템은 타겟 ASIP의 SMDL 기술을 입력으로 하여 인스트럭션들의 파이프라인 스테이지 별 행위 정보를 분석한 후 cycle-accurate 인스트럭션 셋 시뮬레이터를 C++ 파일로 자동 생성한다. 구현된 자동 생성 시스템의 검증을 위해 ARM9E-S, ADSP-TS20x와 TMS320C2x 아키텍처들을 SMDL로 기술하여 시뮬레이터들을 자동 생성하였으며, 생성된 시뮬레이터들을 이용하여 $4{\times}4$ 매트릭스 곱셈, 16비트 IIR 필터, 32비트 곱셈, 그리고 FFT에 연산에 대한 시뮬레이션을 수행하였다. 결과 생성된 시뮬레이터의 정확한 동작을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제19권3호
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• pp.165-171
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• 2019

컴퓨터 구조의 연구 결과, 특정 영역의 하드웨어를 개발하는 과정에서 가격 대 에너지 성능의 획기적인 개선이 이뤄진다고 알려져 있다. 본 논문은 인공신경망(NN)의 추론을 가속화시킬 수 있는 텐서 처리부(TPU) ASIC에 대한 분석을 수행하였다. 텐서 처리부의 핵심장치는 고속의 연산이 가능한 MAC 행렬곱셈기와 소프트웨어로 관리되는 온칩 메모리이다. 텐서 처리부의 실행모델은 기존의 CPU와 GPU의 실행모델보다 인공신경망의 반응시간 요구사항을 제대로 충족시킬 수 있으며, 수많은 MAC과 큰 메모리를 장착함에도 불구하고 면적이 작고 전력 소비가 낮다. 텐서플로우 벤치마크 프레임워크에 대하여 텐서 처리부를 활용함으로써, CPU 또는 GPU보다 높은 성능과 전력 효율을 나타낼 수가 있다. 본 논문에서는 텐서 처리부를 분석하고, 파이썬을 이용하여 모델링한 OpenTPU에 대하여 모의실행을 하였으며, 그 핵심장치인 행렬 곱셈부에 대한 합성을 시행하였다.

• 정보보호학회논문지
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• 제32권6호
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• pp.1059-1068
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• 2022

양자 컴퓨터의 계산 능력을 고려하여 설계된 양자 내성 암호 NTRU는 수학적으로 안전한 암호 조건을 만족하지만 하드웨어 구현 과정에서는 전력 분석 공격과 같은 부채널 공격 특성을 고려해야 한다. 본 논문에서는 NTRU의 복호화 과정 중 발생하는 전력 신호를 분석할 경우 개인 키가 노출될 가능성이 있음을 검증한다. 개인 키를 복구하는 데에는 단순 전력 분석 공격(Simple Power Analysis, SPA), 상관 전력 분석 공격(Correlation Power Analysis, CPA)과 차분 딥러닝 분석 공격(Differential Deep Learning Analysis, DDLA)을 모두 적용할 수 있었다. 이러한 전력 부채널 공격에 대응하기 위한 기본적인 대응책으로 셔플링 기법이 있으나 보다 효과적인 방법을 제안한다. 제안 방식은 인덱스별로 곱셈(multiplication)후 누산(accumulation)을 하는 것이 아니라 계수별로 누산 후 덧셈만 하도록 함으로써 곱셈 연산에 대한 전력 정보가 누출되지 않도록 하여 CPA 및 DDLA 공격을 방어할 수 있다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.63-72
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• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 정보보호학회논문지
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• 제12권6호
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• pp.17-28
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• 2002

XTR은 유한체 GF( $p^{6}$)의 곱셈군의 부분군의 원소를 새롭게 표현하는 방법이며, 유한체 GF( $p^{6m}$)으로도 일반화가 가능하다.$^{[6,9]}$ 본 논문은 XTR이 적용 가능한 확장체 중에서 최적 확정체를 제안한다. 최적 확장체를 선택하기 위해 일반화된 최적 확장체(Generalized Optimal Extension Fields : GOEFs)를 정의하며, 소수 p의 조건, GF(p)위에서 CF( $p^{2m}$)을 정의하는 다항식, GF($P^{2m}$)에서 빠른 유한체 연산을 실현하기 위해서 GF($P^{2m}$)에서 빠른 곱셈 방법을 제안한다. 본 논문의 구현 결과로부터, GF( $p^{36}$ )$\longrightarrow$GF( $p^{12}$ )이 BXTR을 위한 가장 효과적인 확장체이며, GF( $p^{12}$ )에서 Tr(g)이 주어질 때 Tr( $g^{n}$ )을 계산하는 것은 평균적으로 XTR 시스템의 결과보다 두 배 이상 빠르다.$^{［6,10］}$ (32 bits, Pentium III/700MHz에서 구현한 결과)

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.115-124
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• 2004

본 논문은 고효율, 저전력을 갖는 PRML 디스크 드라이브 읽기 채널용 6비트, 8탭의 FIR 필터 칩을 제안한다. 제안된 필터는 병렬처리 구조를 채택하고 있으며 4단의 파이프라인으로 구성되어 있다. 곱셈 연산을 위하여 수정 부스 알고리즘을 사용하였으며 덧셈 연산을 위하여 압축회로 로직을 사용하였다. 전력 소모를 줄이기 위하여 CMOS 패스-트랜지스터 로직을 사용하였으며 싱글-레일 로직을 이용하여 칩의 면적을 감소시켰다. 제안된 필터는 실제 칩으로 구현되었으며 3.3V 전원을 공급하여 100MHz에서 120mV의 전력을 소비하고 1.88×1.38 ㎟의 면적을 차지한다. 구현된 필터는 유사 선폭의 공정을 사용한 기존구조에 비해 약 11.7%의 전력이 감소하였다.

• 대한전자공학회논문지SP
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• 제37권4호
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• pp.65-71
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• 2000

본 논문에서는 SDFT(sliding discrete-Fourier transform)을 순환식(recursive)으로 구현할 때 유한 비트 고정소수점 계산하여 발생하는 오차의 영향을 해석적으로 구하는 방법을 제시하고 이의 유도 과정을 기술하였다. 유한 비트 오차는 계수의 양자화 때문에 발생하는 계수오차와, 곱셈연산 후 반올림되는 유효자리 때문에 발생하는 반올림오차로 구성된다. 각각의 오차는 주파수 스펙트럼 추정오차를 야기 시키며, 이 스펙트럼 오차의 전력과 실제 스펙트럼의 전력 비(noise-to-signal power ratio NSR)를 진동계수를 표현하는 비트 수, DFT 값을 표현하는 비트 수, 그리고 DFT 구간길이에 대한 식으로 유도하였다. 유도과정은 SDFT 순환식(recursive equation)을 통해 유도한 오차방정식(error-dynamic equation)과 계수오차 및 반올림오차의 확률분포특성에 근거하였다. 해석적으로 유도한 NSR 결과를 시뮬레이션 실험을 통해 얻은 결과와 비교하여 타당성을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.