• 한국정보전자통신기술학회논문지
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• 제2권1호
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• pp.37-42
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• 2009

디지털 신호 처리 분야에서 디지털 필터는 필수불가결한 요소이다. 디지털 필터는 이진수의 곱셈 및 덧셈을 기본으로 하는 것으로 많은 연산량을 필요로 한다. 디지털 필터 내의 곱셈기는 VLSI 기술을 이용한 디지털 필터의 설계에 있어 반도체 칩 내부의 넓은 영역을 차지하고 전력의 대부분을 소비하며, 필터의 critical path를 결정하여 필터의 성능을 결정하는 중요한 요소로서 작용 한다. 본 연구에서는 특히 디지털 필터의 복잡성(complexity)를 해소하고 critical path를 줄여 필터의 연산속도를 증가시키기 위한 방법으로 2의 보수로서 표현되는 이진수를 CSD(canonical signed digit)와 MSD(minimal signed digit)로 동시에 변환하여 표현하는 방법을 제안하였다. 제안된 방법은 VHDL로 구현하고 임의의 필터에 적용하여 필터의 critical path가 감소하는 것을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.301-309
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• 2001

본 논문에서는 RSA 암호 시스템의 핵심 과정인 모듈로 멱승 연산에 대한 새로운 하드웨어 구조를 제시한다. 본 방식은 몽고메리 곱셈 알고리즘을 사용하였으며 기존의 방법들이 데이터 종속 그래프(DG : Dependence Graph)를 수직으로 매핑한 것과는 달리 여기서는 수평으로 매핑하여 1차원 선형 어레이구조를 구성하였다. 그 결과로 멱승시에 중간 결과값이 순차적으로 나와서 바로 다음 곱셈을 위한 입력으로 들어갈 수 있기 때문에 100%의 처리율(throughput)을 이룰 수 있고, 수직 매핑 방식에 비해 절반의 클럭 횟수로 연산을 해낼 수 있으며 컨트롤 또한 단순해지는 장점을 가진다. 각 PE(Processing Element)는 2개의 전가산기와 3개의 멀티플렉서로 이루어져 있고, 암호키의 비트수를 k비트라 할 때 k+3개의 PE만으로 파이프라인구조를 구현하였다. 1024비트 RSA데이터의 암호 똔느 복호를 완료하는데 2k$^2$+12k+19의 클럭 수가 소요되며 클럭 주파수 100Mhz에서 약 50kbps의 성능을 보인다. 또한, 제안된 하드웨어는 내부 계산 구조의 지역성(locality), 규칙성(regularity) 및 모듈성(modularity) 등으로 인해 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.41-48
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• 2020

본 논문은 유한체상의 곱셈과 제곱을 동시에 실행 가능한 알고리즘에서 공통적인 연산 부분을 도출하고, 순차적인 처리를 통해서 하드웨어를 감소시키고 공간면에서 효율적인 비트-병렬 시스톨릭 어레이를 제안한다. 제안한 시스톨릭 어레이는 기존의 어레이에 비해 적은 공간 및 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 시스톨릭 어레이는 공간 복잡도면에서 Choi-Lee, Kim-Kim의 시스톨릭 어레이의 약 48%, 44% 감소되었으며, 공간-시간 복잡도면에서 약 74%, 44% 가량 감소되었다. 따라서 제안한 시스톨릭 어레이는 VLSI 구현에 적합하며 사물인터넷과 같이 하드웨어 제약이 있는 환경에서 기초적인 구성 요소로 적용할 수 있다.

• 전자공학회논문지CI
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• 제40권6호
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• pp.127-140
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• 2003

본 논문은 2차원 Discrete Cosine Transform (2D-DCT)의 계산을 새로운 Polynomial 변환을 통하여 1차원 DCT의 합으로 변환하여 계산하는 알고리즘을 개발한다. 기존의 2차원 계산방법인 row-column 으로는 N×M 크기의 2D-DCT에서 3/2NMlog₂(NM)-2NM＋N＋M의 합과 1/2NMlog₂(NM)의 곱셈이 필요한데 비하여 본 논문에서 제시한 알고리즘은 3/2NMlog₂M＋NMlog₂N-M-N/2＋2의 합과 1/2NMlog₂M의 곱셈 수를 필요로 한다. 또한 기존의 polynomial 변환에 의한 2D DCT는 Euler 공식을 적용하였기 때문에 복소 연산이 필요하지만 본 논문에서 제시한 polynomial 변환은 DCT의 modular 규칙을 이용하여 2D DCT를 ID DCT의 합으로 직접 변환하므로 복소 연산이 필요하지 않다.

• 방송공학회논문지
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• 제14권5호
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• pp.543-550
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• 2009

가장 많이 사용되는 변환영역 컨벌루션 알고리즘인 중칩보류기법의 경우 데이터를 M개 단위로 처리하고자 할 때 현재 M개의 데이터를 앞의 M개의 데이터와 연결시킨 2M개의 데이터에 대하여 길이 2M FFT와 주파수 영역 곱셈을 수행하고 뒤의 M개의 데이터를 취함으로써 선형 컨벌루션 결과를 얻는다. 본 논문에서는 새로운 변환을 제시하고 이를 이용하여 M개의 데이터에 대하여 길이 M의 변환을 수행하면 되는 새로운 컨벌루션 알고리즘을 소개한다. 새로 제안된 변환은 M개의 곱셈과 고속 푸리에 변환의 계산으로 이루어지므로 기존의 FFT 라이브러리 또는 하드웨어를 그대로 사용할 수 있다. 또한 기존의 중첩보류기법에 비하여 약간의 계산량 감소가 있고 다루어야 하는 데이터의 길이가 반이므로 데이터 이동 및 기타 처리에서도 이득이 있어서 전체적인 CPU 시간이 줄어든다.

• 한국통신학회논문지
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• 제33권11A호
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• pp.1124-1131
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• 2008

본 논문에서는 MIMO-OFDM 기반의 차세대 무선 LAN(Local Area Network) 시스템, IEEE 802.11n 드래프트 표준의 시간 동기화 구조의 알고리즘과 하드웨어 구조를 제안한다. 제안된 시간 동기화 구조는 일반적인 대략추정과 상세추정 과정으로 이루어져 있고 자기 상관기를 이용하여 구현하였고, 대략추정에서는 자기상관함수의 최대치에서 발생하는 평탄면 문제를 해결하기 위해 슬라이딩 윈도우를 사용하였고, 상세추정을 위해서는 긴 훈련 심볼(L-LTS)의 공액복소수 대칭특성을 이용하여 연산구조를 단순화하였다. 또한, 제안된 구조에서는 기존의 시간 동기에서 필요한 상호상관이 쓰이지 않았기 때문에 곱셈 연산량이 감소되며 하드웨어 복잡도를 감소시키기 위해서 복소수 곱셈기를 부호비트만으로 양자화하여 사용하였다. 시뮬레이션 결과에 따라, 제안된 시간 동기화 구조는 기존의 알고리즘보다 시간 동기화 실패 확률이 감소함을 확인하였고, 추후 IEEE 802.11n 표준의 주파수 동기 구조와 쉽게 결합될 수 있다는 장점이 있다.

• 문화기술의 융합
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• 제4권4호
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• pp.373-377
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• 2018

본 논문에서는 OpenCL을 이용한 랜더링 노이즈 제거를 위한 가속기 구현을 제안한다. 렌더링 알고리즘 중에 고품질 그래픽스를 보장하는 레이트레이싱을 선택하였다. 레이 트레이싱은 레이를 사용하여 렌더링하는데 레이를 적게 사용하면 노이즈가 발생한다. 레이를 많이 사용하게 되면 고화질의 이미지를 생성할 수 있으나 연산 시간이 상대적으로 길어지게 된다. 레이를 적게 사용하면서 연산시간을 줄이기 위해 뉴럴 네트워크를 이용한 LBF(Learning Based Filtering) 알고리즘을 적용하였다. 뉴럴 네트워크를 사용한다고 해서 항상 최적의 결과가 나오지는 않는다. 본 논문에서는 성능향상을 위해 일반적인 행렬 곱셈을 기반으로 하는 새로운 기법의 행렬 곱셈 접근법을 제시하였다. 개발환경으로는 고속병렬 처리가 특화된 OpneCL을 사용하였다. 제안하는 구조는 Kintex UltraScale XKU690T-2FDFG1157C FPGA 보드에서 검증하였다. 하나의 픽셀에 사용되는 파라미터를 계산 시간은 Verilog-HDL 구조보다 약 1.12배 빠른 것으로 확인했다.

• 정보보호학회논문지
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• 제19권4호
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• pp.3-19
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• 2009

본 논문에서는 Montgomery ladder 방법을 확장한 효율적인 스칼라 곱셈 알고리즘을 제안한다. 제안하는 방법은 효율성을 높이기 위하여 스칼라를 ternary 또는 quaternary로 표현하고 아핀좌표계에서 Montgomery ladder 방법과 같이 x 좌표만을 이용하여 연산 가능하도록 하는 새로운 연산식을 적용한다. 그리고 단순전력분석에 안전하도록 Side-channel atomicity를 적용하였다. 또한 Montgomery trick을 사용하여 연산속도를 높였다. 재안하는 방법은 기존에 효율적으로 알려진 window method. comb method에 비해서 연산속도가 26% 이상 향상된다. 또한 이 방법들보다 저장공간을 적게 사용하는 장점도 가지고 있다.

• 대한수학교육학회지:학교수학
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• 제7권2호
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• pp.103-121
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• 2005

이 연구에서는 남북한, 중국, 일렬의 초등학교 수학 교과서를 비교$\cdot$분석하여 분수 나눗셈 알고리즘 도입을 위한 교재 구성 및 학습 지도의 개선 방향을 제안하고자 한다. 이를 위해 먼저 분수 나눗셈 알고리즘의 의미를 '포함제', '단위비율 결정', '비 또는 측정 단위 세분', '곱셈의 역연산', '분수의 곱셈으로부터의 유추'의 다섯 맥락에서 살펴보았다. 이어 북한, 중국, 일본 그리고 우리나라 초등학교 수학 교과서의 분수 나눗셈 알고리즘 도입 및 전개 방법의 특징을 분석하였다. 이러한 분석으로부터 얻은 시사점은 다음의 다섯 가지이다. 첫째, 제수의 역수의 의미와 제수의 역수를 곱하는 의미를 명확하게 드러내도록 다루어야 한다. 둘째, 분수 나눗셈을 단위비율 결정 맥락에서 도입하는 방안을 검토하여야 한다. 셋째, 현재 <7-가 단계> 용어인 '역수'를 <6-나 단계> 분수의 나눗셈 지도 장면에서 제기하거나, 적어도 역수의 의미가 드러나도록 지도하여야 한다. 넷째, 분수 나눗셈은 다양한 맥락에서 풍부한 의미로 전달되어야 한다. 끝으로 <5-나 단계>, <6-나 단계>에 걸쳐 여러 지엽적인 주제로 세분되어 있는 현재의 분수 나눗셈 단원 구성은 포괄적이고 통합적인 방식으로 구성하여야 한다.

• 한국산학기술학회논문지
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• 제16권1호
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• pp.683-690
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• 2015

FFT(Fast Fourier Transform) 알고리즘에는 DIT(Decimation-In-Time)와 DIF(Decimation-In-Frequency)가 있다. DIF 알고리즘은 Radix-2/4/8 등의 다양한 종류와 그 구현 방법이 개발되어 사용되고 잇으나, DIT 알고리즘은 순차적인 출력을 낼 수 있는 장점이 있음에도 불구하고 다양한 알고리즘이 연구되지 못하였다. 이 논문에서는 새로운 DIT Radix-4 FFT의 나비연산기(butterfly) 구조를 제안하고 검증하였다. 제안 구조를 사용하여 64-point FFT 구조를 설계하고 Verilog로 코딩하여 구현함으로써 제안 구조의 효용성을 입증하였다. 48개의 곱셈기를 사용하여 합성하였으며 678만 게이트 수를 나타내었다. 따라서 제안된 DIT Radix-4 FFT 구조는 순차적인 FFT 출력을 필요로 하는 OFDM 통신용 SoC(System on a Chip)에 사용될 수 있을 것이다.