• Journal of the Korea Institute of Information Security & Cryptology
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• v.8 no.4
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• pp.3-20
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• 1998

해쉬 함수는 임의의 길이를 갖는 메세지를 규정된 길이의 값으로 압축하는 알고리듬으로 메시지 정보의 무결정 , 사용자 인증, 바이러스 침투 예방에 응용될 수 있는 핵심 보안 알고리듬이다. 또한 안전한 해쉬 함수는 일방향성, 충돌회피성, 고속 동작성 등의 특성을 지녀야 한다. 본 노눈에서는 응용에 따라 128, 160, 192, 224, 256 비트 길이로 출력을 생성하고 암호학적으로 강력한 안전성을 지닌 해쉬 알고리듬(HAVES: Hash Algorithm with Variable IEngth Speed)을 제안한다. 이 해쉬 알고리듬은 메시지 블록을 1024비트 단뒤로 처리하고 연산의 효과적인 배열을 통해 비교적 빠른 속도로 동작한다. 제안하는 해쉬 알고리듬은 0-1 균형성(Balancedness), 높은 비선형성(Nonlinearity), 구조적인 선형 비등가성 (Linearly Inequivalent), 상호 출력 무상관성(Mutually Output Uncorrelated), SAC(Strict Avalanche Criterion)를 모두 만족함으로서 효율성과 안전성을 도모한다. 더불어 안전성이 요구되는 실용적인 응용에 맞게 출력 길이를 가변적으로 선택할 수 있도록 했다.

• Journal of IKEEE
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• v.13 no.1
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• pp.1-10
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• 2009

Recently, some frequency domain CMA (Constant Modulus Algorithm) have been introduced in an effort to reduce computational complexities [1,2]. In [1], a fast algorithm that minimizing cost function designed for block input signal is employed, while in [2], a novel cost function that minimizing sample by sample input is used. Although, the two fast algorithm save computational complexities as compared to CMA, the convergence behaviors of the two fast algorithm show different results with repsect to CMA. Thus, in this paper, some analytical results on the error surface of the fast frequency domain CMA are introduced. From the analytical results, we show that the more recent algorithm [2] outperforms the previous algorithm [1]. Simulation results reveals that the recent algorithm [2] shows 50% enhanced convergence with respect to the old fast algorithm [1]. Also, we show that the recent fast algorithm [2] has comparable convergence performance with respect to conventional CMA algorithm.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.363-366
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• 2001

본 논문에서는 보다 효율적이고 정확한 움직임 벡터를 추정하기 위하여 계층적 평활화 방법(hierachical regularization technique)을 이용한 움직임 추정 알고리듬을 제안한다. 계층적 평활화 기법을 이용하여 움직임 벡터들의 신뢰도를 증가시켰고, 주위 벡터와의 평활화를 통해 움직임 벡터들의 비트량을 감소시켰다. 또한 적은 후보 벡터를 이용하여 움직임 벡터를 예측하는 고속 움직임 추정 알고리듬을 적용하여 평활화 과정의 추가로 인해 생기는 많은 연산량을 감소시켰다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.31A no.6
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• pp.169-176
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• 1994

This paper describes an efficient parallel evaluation algorithm for accelerating fault simulation, which can be applied to combinational circuits. The method is based on a combination of all the advantages in parallel, deductive and concurrent schemes in terms of evaluation and propagation of fautly gates for achieving high performance and handling multi-valued signal. We also propose a new fault grouping procedure to increase parallel operation of fault bits by packing active faults which occur in the same signal line densely into the same fault group. The algorithm has been implemented in C language on a Sun 3/260, and experimental results for ISCAS'85 benchmark circuits have been shown that this algorithm is 2.6 to 8.2 times faster than the conventional cocurrent fault simulation algorithm.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1996.11a
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• pp.151-159
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• 1996

본 논문에서는 right-to-left 형태의 멱승 연산에 적합한 고속 모듈라 감소 알고리듬을 제안하고 이를 여러 멱승 방식에 적용했을 경우의 계산 속도 및 메모리 사용효율을 기존의 방식들과 비교하였다. 분석 결과, 기존의 방식보다 고속으로 멱승을 수행할 수 있고 m-ary 방식이나 window 방식에서는 사용 메모리를 줄일 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.11A
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• pp.1889-1896
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• 2001

This paper proposes the hierachically regularized motion estimation technique for the efficient and accurate motion estimation. To use hierachical technique increases the reliability of motion vectors. And the regularization of neighbor vectors decreases bit rate of motion vectors. Also, using fast motion estimation algorithm with a few candidate vectors, the processing time added by regularization can be decreased. In the result of the experiment, the fast motion estimation with hierachical regularization technique achieves less computations and decreases estimation and distribution of false vectors.

• Journal of Broadcast Engineering
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• v.15 no.3
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• pp.355-361
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• 2010

Video Compression is the key technology for the transmission of multi-media data. Because the Motion Estimation is the most complex module in the video compression, fast motion estimation algorithm is essential for the real-time application. In this paper, we propose an enhanced binary motion estimation algorithm based on the wavelet transform. Proposed algorithm improve the quality of coded video.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1996.11a
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• pp.160-164
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• 1996

Montgomery 알고리듬은 모듈라 연산을 고속으로 수행하는 방법이다. 그러나 이는 연산할 수를 n-residue로 변환하는 전처리 단계가 필요하다. 이러한 residue 변환에 필요한 오버헤드로 인해 한번의 곱셈에는 비효율적이다. 본 논문에서는 Montgomery 알고리듬을 사용하여 한번의 곱셈을 효율적으로 수행하는 방법을 제안한다.

• Annual Conference of KIPS
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• 2011.11a
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• pp.925-927
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• 2011

본 논문에서는 확장 이진 최대공약수 알고리듬 (Extended Binary GCD algorithm)을 기본으로 GF($2^m$) 상에서 유한체 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 FPGA 설계 구현에 관하여 기술한다. 제안한 알고리듬은 Verilog HDL 로 기술하였고, Xilinx FPGA virtex4-xc4vlx15 디바이스를 타겟으로 하였다.

• The KIPS Transactions:PartC
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• v.17C no.2
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• pp.145-152
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• 2010

In this paper, we first propose a fast division algorithm in GF($2^{163}$) using standard basis representation, and then it is mapped into divider for GF($2^{163}$) with iterative hardware structure. The proposed algorithm is based on the binary ExtendedGCD algorithm, and the arithmetic operations for modular reduction are performed within only one "while-statement" unlike conventional approach which uses two "while-statement". In this paper, we use reduction polynomial $f(x)=x^{163}+x^7+x^6+x^3+1$ that is recommended in SEC2(Standards for Efficient Cryptography) using standard basis representation, where degree m = 163. We also have implemented the proposed iterative architecture in FPGA using Verilog HDL, and it operates at a clock frequency of 85 MHz on Xilinx-VirtexII XC2V8000 FPGA device. From implementation results, we will show that computation speed of the proposed scheme is significantly improved than the existing two approaches.