• Journal of the Semiconductor & Display Technology
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• v.3 no.1
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• pp.21-26
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• 2004

Recently with the development of power switching device and DSP which has peripheral devices to control AC servo system, the servo technology has met a new development opportunity. Those things make it possible to reduce the time of developing a AC servo system. Fixed point DSP such as TMS320F240x, and TMS320F28x series have a disadvantage in calculating floating number where TMS320C32 or TMS320C31 are floating point DSP. However they usually become a complex hardware system to implement the AC servo system and it increases the cost. In this study, a DSP based AC servo system with a 3-phase PMSM is proposed. The newly produced DSP TMX320F28l2-version C which has the performance of fast speed, 150MIPS, and a rich peripheral interface such as a 12bit high speed AD converter, QEP(Quadrature Encoder Pulse) circuit, PDPINT(Power Drive Protect Interrupt), SVPWM module and dead time module are used. This paper presents a method to overcome fixed point calculating using scaling all parameters. Also space vector pulse width modulation (SVPWM) using off-set voltage and a digital PI control are implemented to the servo system.

• The Journal of the Acoustical Society of Korea
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• v.17 no.2
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• pp.43-49
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• 1998

본 논문에서는 고성능 CELP 음성 압축기를 위한 "Boaseline 코드벡터"와 "Implied 코드벡터"로 구성되는 새로운 구조의 코드북을 제안한다. Implied 코드벡터는 피치 주기 이 전의 합성음으로부터 구하여지며 여기(勵起)신호의 피치 구조를 강화하여 합성음의 음질을 향상시킨다. Implied 코드벡터는 전달되지 않고 인코더 및 디코더에서 각각 합성음을 이용 하여 독립적으로 구하여진다. 또한 펄스와 랜덤 성분을 모두 가지는 복합 여기방식을 이용 하여 음질을 더욱 향상시킨다. 제안된 코드북 구조를 이용하여 10msec프레임을 가지는 8kbps CELP 음성 압축기를 설계하여 하나의 DSP칩에 실시간 구현 하였고, 이것의 성능을 SNRseg와 MOS로 측정하였다. 평균 SNRseg는 12.14dB로 CS-ACELP의 SNRseg보다 6dB 높고, 조용한 환경에서의 MOS는 3.80으로 G.729 CS-ACELP의 MOS보다 0.02 높다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2012.11a
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• pp.50-51
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• 2012

본 논문에서는 기존의 홀로그램 행(열)단위 병렬 연산 방식의 고성능 홀로그램 생성기의 하드웨어 자원 량을 효율적으로 사용하기 위해 공통항을 늘려 자원 량을 줄일 수 있는 구조를 제안한다. 하나의 2D 블록의 행과 열에 해당하는 좌표 항을 연산 후 좌표 항을 이용하여 각 블록의 화소 값을 계산한다. 이전 연구에서의 메모리 접근 량을 줄일 뿐만 아니라 이전 연구에 비하여 조합회로는 45% DSP 블록은 90% 감소하여 하드웨어 자원을 효율적으로 사용할 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.683-684
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• 2016

The up-to-date high-performance DSP or FPGA employs SRIO(Serial Rapid IO) as a high-speed serial communications. SRIO is an industry standard regulated upto Ver 3.1. In this study we developed a backplane having a transmission rate to 15Gbps based on a TI DSP. The back plane icould be used to High-speed video transmission, and will be adopted to connecting multiple DSPs for scalable architecture. This paper will discuss the design constraints for a high-speed communication and multiple-core operation.

• The Journal of the Korea Contents Association
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• v.7 no.12
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• pp.262-272
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• 2007

SAD (Sum of Absolute Difference) algorithm is the most frequently executing routine in motion estimation, which is the most demanding process in motion picture encoding. To enhance the performance of motion picture encoding on a VLIW processor, an optimal implementation of SAD algorithm on VLIW processor should be accomplished. In this paper, we propose an implementation of optimal scheduling of SAD algorithm with conditional branch on a VLIW-based high performance DSP. We first transform the nested loop with conditional branch of SAD algorithm into a single loop with conditional branch which has a large enough loop body to utilize fully the ILP capability of VLIW DSP and has a conditional branch to make the escape from loop to be achieved as soon as possible. And then we apply a modulo scheduling technique to the transformed single loop. We test the proposed implementation on TMS320C6713, and analyze the code size and performance with respect to processing time. Through experiments, it is shown that the SAD implementation proposed in this paper has small code size appropriate for embedded applications, and the H.263 encoder with the proposed SAD implementation performs better than other H.263 encoder with other SAD implementations.

• Journal of the Korea Society of Computer and Information
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• v.16 no.5
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• pp.1-11
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements (PEs) and operates on a 3-stage pipelining. Experimental results indicated that the proposed parallel processor outperforms conventional parallel processors in terms of performance. In addition, our proposed parallel processor outperforms commercial high-performance TI C6416 DSP in terms of performance (1.4-31.4x better) and energy efficiency (5.9-8.1x better) with same 130nm technology and 720 clock frequency. The proposed parallel processor was developed with verilog HDL and verified with a FPGA prototype system.

• Journal of Biomedical Engineering Research
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• v.18 no.4
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• pp.467-476
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• 1997

This paper presents a designing of a digital hearing aid processor (DHAP) chip being operated by a dedicated DSP core. The DHAP for hearing aid devices must be feasible within a size and power consumption required. Furthermore, it should be able to compensate for wide range of hearing losses and allow sufficient flexibility for the algorithm development. In this paper, a programmable 16-bit fixed-point DSP core is employed thor the designing of the DHAP. The designed DHAP performs a nonlinear loudness correction of 8 frequency bands based on audiometric measurements of impaired subjects. By employing a programmable DSP, the DHAP provides all the flexibility needed to implement audiological algorithms. In addition, the chip has low-power feature and $5, 500\times5000$$\mu$$m^2$ dimensions that fit for wearable hearing aids.

• Proceedings of the KIEE Conference
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• 2005.07d
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• pp.2912-2914
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• 2005

본 논문에서는 방송, 멀티미디어, 통신 및 가전제어가 가능하고 디지털 아이템의 양방향 거래가 가능한 디지털 컨버젼스 플랫폼을 임베디드 기술을 이용하여 구현하였다. 단말인 SDMP(Software Defined Media Platform)는 디지털 방송과 고화질의 비디오와 오디오를 처리하기 위한 하드웨어 구조를 갖고, 이를 바탕으로 다양한 형태의 코덱 지원 및 여러 가지 서비스를 지원하기 위한 유연 플랫폼 소프트웨어 기술을 이용하여 구현하였다. 디지털 컨버젼스 하드웨어는 RISC CPU와 DSP를 이용하여 임베디드 OS상에서 방송, 통신 및 멀티미디어 서비스를 지원한다. 또한 디지털 컨버젼스 하드웨어는 고성능 DSP를 MPU로 하여 다채널의 입출력 가능한 오디오 코더 및 HD 급 화질 비디오 입출력 처리가 가능하도록 설계한다. 디지털 컨버젼스 소프트웨어는 MEFG-21에 기반한 유연 플랫폼 소프트웨어를 임베디드 Linux 상에서 다양한 서비스 모델을 수용할 수 있는 상위 어플리케이션으로 구현하였다. 이는 네트워크를 통한 멀티미디어를 스트리밍 할 수 있으며, 단순한 재생기의 기능을 넘어서 컨텐츠 제작이 가능하고 능동적인 개념의 다기능 소프트웨어로 컨텐츠를 서로 다른 네트워크 간 혹은 단말 간의 통신이 가능하게 하였다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.951-954
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• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.26 no.5
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• pp.71-78
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• 2012

This paper presents a digital control solution to process capacitor current feedback of high performance single-phase UPS for non-linear loads. In all UPS the goal is to maintain the desired output voltage waveform and RMS value over all unknown load conditions and transient response. The proposed UPS uses instantaneous load voltage and filter capacitor current feedback, which is based on the double regulation loop such as the outer voltage control loop and inner current control loop. The proposed DSP-based digital-controlled PWM inverter system has fast dynamic response and low total harmonic distortion (THD) for nonlinear load. The control system was implemented on a 32bit Floating-point DSP controller TMS320C32 and tested on a 5[KVA] IGBT based inverter switching at 11[Khz]. The validity of the proposed scheme is investigated through simulation and experimental results.