• 한국진공학회지
• /
• 제4권4호
• /
• pp.402-406
• /
• 1995

MOS(금속 산화막 반도체 접합) 소자가 방사선에 노출되면, 산화막재에 양의 공간전하가 생성되고 Si-SiO2 계면에 계면준위가 생성된다. MOS 커패시터의 방사선 조사효과를 방사선 피폭량과 산화막의 두께를 달리하는 시편에서 정전용량과 전류변화를 측정하여 고찰하였다. 정전용량-바이어스 전압 특성 실험결과로부터 플렛밴드 전압 및 계면상태밀도를 계산하였다. 또한 전압-전류 특성은 방사선 조사로 산화막내에 생성된 양의 공간전하와 Si-SiO2 계면에 포획된 전하에 의해서 설명이 가능하였다.

• 한국정보통신학회논문지
• /
• 제19권12호
• /
• pp.2899-2904
• /
• 2015

3차원 순차적 집적회로에서 열에 의한 손상으로 생성되는 계면 포획 전하가 트랜지스터의 드레인 전류-게이트 전압 특성에 미치는 영향을 소개한다. 2차원 소자 시뮬레이터를 이용해서 산화막 층에 계면 포획 전자 분포를 추출한 결과를 설명한다. 이 계면 포획 전자분포를 고려한 3차원 순차적 집적회로에서 Inter Layer Dielectric (ILD)의 길이에 따른 하층 트랜지스터의 게이트 전압의 변화에 따라서 상층 트랜지스터의 문턱전압 $V_{th}$의 변화량에 대해서 소개한다. 상대적으로 더 늦은 공정인 상층 $HfO_2$층 보다 하층 $HfO_2$층과 양쪽 $SiO_2$층이 열에 의한 영향을 더 많이 받았다. 계면 포획 전하 밀도 분포를 사용하지 않았을 때 보다 사용 했을 때 $V_{th}$ 변화량이 더 적게 변하는 것을 확인 했다. 3차원 순차적 인버터에서 ILD의 길이가 50nm이하로 짧아질수록 점점 더 $V_{th}$ 변화량이 급격히 증가하였다.

• 전기전자학회논문지
• /
• 제18권4호
• /
• pp.620-624
• /
• 2014

본 연구에서는, Ni/CNT/$SiO_2$ 구조의 4H-SiC MIS 캐패시터를 제작하고 전기적 특성을 조사하였다. 이를 통하여 4H-SiC MIS 소자에서 탄소나노튜브의 역할을 분석하고자 하였다. 탄소나노튜브는 이소프로필알코올과 혼합하여 $SiO_2$ 표면에 분산하였다. 소자의 전기적 특성 분석을 위하여 300-500K의 온도 범위에서 소자의 정전용량-전압 특성을 측정하였다. 밴드 평탄화 전압은 양의 방향으로 shift되었다. 정전용량-전압 그래프로부터 계면 포획 전하 밀도 및 산화막 포획 전하 밀도가 유도되었다. 산화막의 상태는 4H-SiC MIS 구조의 계면에서 전하 반송자 또는 결함 상태와 관련된다. 온도가 증가함에 따라 밴드 평탄화 전압은 음의 방향으로 shift되는 결과를 얻었다. 실험 결과로부터, Ni과 $SiO_2$ 계면에 탄소나노튜브를 첨가함에 따라 4H-SiC MIS 캐패시터의 게이트 특성을 조절 가능할 것으로 판단된다.

• 전기전자학회논문지
• /
• 제18권4호
• /
• pp.447-455
• /
• 2014

본 연구에서는 4H-SiC MOSFET의 주요 문제점인 $SiC/SiO_2$ 계면의 특성을 향상시키기 위해 PECVD (plasma enhanced chemical vapor deposition) 공정을 이용하여 n-based 4H-SiC MOS Capacitor를 제작하였다. 건식 산화 공정의 낮은 성장속도, 높은 계면포획 밀도와 $SiO_2$의 낮은 항복전계 등의 문제를 극복하기 위하여 PECVD와 NO어닐링 공정을 사용하여 MOS Capacitor를 제작하였다. 제작이 끝난 후, MOS Capacitor의 계면특성을 hi-lo C-V 측정, I-V 측정 및 SIMS를 이용해 측정하고 평가하였다. 계면의 특성을 건식 산화의 경우와 비교한 결과 20% 감소한 평탄대 전압 변화, 25% 감소한 $SiO_2$ 유효 전하 밀도, 8MV/cm의 증가한 $SiO_2$ 항복전계 및 1.57eV의 유효 에너지 장벽 높이, 전도대 아래로 0.375~0.495eV만큼 떨어져 있는 에너지 영역에서 69.05% 감소한 계면 포획 농도를 확인함으로써 향상된 계면 및 산화막 특성을 얻을 수 있었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1998년도 하계학술대회 논문집 D
• /
• pp.1355-1357
• /
• 1998

TFT의 게이트 절연막으로 사용되는 절연체는 우수한 절연특성과 낮은 계면포획전하밀도($D_{it}$)를 요구한다. 이에 본 연구에서는 우수한 절연특성을 가지며, 격자상수가 Si과 유사한 $CaF_2$의 증착 특성을 연구하였다. 진공증착법을 이용하여 p형 Si(100) 기판위에 $CaF_2$의 기판온도, 두께를 변화시켜 전기적, 구조적 특성을 평가하였다. 또한 Si 기판에 방향에 따른 박막의 특성을 조사하였다. 구조적 특성분석으로부터 Si(100) 기판의 경우 $CaF_2$는 (200)방향으로 주도적인 성장을 하였으며 기판온도를 상승시킴에 따라 (220)방향으로도 성장을 하는 것으로 나타났다. 열처리 전후의 구조적 특성은 SEM을 통해서 확인 할 수 있었다. 열처리 전후의 특성 변화로부터 저온($100^{\circ}C$이하)에서는 기판과의 성장방향과 동일하였으며 고온($200^{\circ}C$이상)에서는 기판방향과는 다른 방향 성장 결과를 얻었다. 전기적 특성평가를 위하여 C-V 특성을 평가하였다. C-V 특성으로부터 Si(100) 기판의 온도가 $100^{\circ}C$, $1455\AA$ 두께로 증착한$CaF_2$ 박막의 $D_{it}$는 $1.8{\times}10^{11}cm^{-1}eV^{-1}$로 낮은 값을 가지 고 있었으며 0.1MV/cm에서 누설전류밀도가 $10^{-8}A/cm^2$ 이었다.

• 전자공학회논문지D
• /
• 제35D권10호
• /
• pp.83-90
• /
• 1998

MOS 캐패시터의 게이트 전극을 비정질 상태의 실리콘으로 형성하여 GOI(Gate Oxide Integrity)특성에 미치는 불순물 활성화 열처리의 효과를 조사하였다. LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 증착한 비정질 실리콘 게이트 전극은 활성화 열처리에 의하여 다결정 실리콘 상태로 구조가 변화하며, 불순물 원자의 활성화가 충분히 이루어졌다. 또한, 비정질 상태의 게이트 전극은 커다란 압축 응력(compressive stress)을 가지지만, 활성화 열처리 온도가 700℃에서 900℃로 증가함에 따라서 응력이 완화되었고 게이트 전극의 저항도 감소하는 특성을 보였다. 또한 얇은 게이트 산화막의 신뢰성 및 산화막의 계면특성은 활성화 열처리 온도에 크게 의존하고 있었다. 900℃에서 활성화 열처리를 한 경우가 700℃에서 열처리한 경우보다 산화막내에서의 전하 포획 특성이 개선되었으며, 산화막의 신뢰성이 향상되었다. 특히, TDDB 방법으로 예측한 게이트 산화막의 수명은 700℃의 열처리에서는 3×10/sup 10/초였지만, 900℃에서의 열처리에서는 2×10/sup 12/초로 현저하게 개선되었다. 그리고, 산화막 계면에서의 계면 전하 밀도는 게이트의 응력 완화에 따라서 개선되었다.

• 공업화학
• /
• 제9권7호
• /
• pp.990-997
• /
• 1998

ECR 산소플라즈마를 이용하여 저온 확산법에 의해 서로 다른 종류의 기판에 마이크로파 출력, 기판의 위치 등을 실험변수로 실리콘 산화막을 제조하고, 열처리 전 후 물리 화학적 특성을 분석하여 Si/O 의 조성비, 산화막 표면의 morphology와 전기적 특성과의 관계를 살펴보았다. 마이크로파 출력이 높은 영역에서, 산화속도는 증가하지만 식각으로 인하여 표면조도가 증가하였다. 따라서 막내에 결함이 증가하고 기판자체에 걸리는 DC bias의 증가로 기상에 존재하는 산소 양이온이 다량 함유되어 산화막의 질이 저하되었다. 기판의 종류에 따라 기상에 존재하는 산소 양이온의 함량은 Si(100) $Si/SiO_2$계면에 존재하는 결함들은 줄일 수 있으나, 고정전하와 계면포획전하 밀도는 열처리와 무관하고 단지 기상에 존재하는 반응성 산소이온의 양과 기판자체 DS bias에 의존하였다. 마이크로파 출력이 300, 400 W인 실험조건에서 표면조도가 낮고, 계면결함밀도가 ${\sim}9{\times}10^{10}cm^{-2}eV^{-1}$로 $Si/SiO_2$계면에서 결함이 적은 양질의 산화막이 얻어졌다.

• 대한전자공학회논문지SD
• /
• 제45권7호
• /
• pp.37-43
• /
• 2008

본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1998년도 춘계학술대회 논문집
• /
• pp.239-242
• /
• 1998

Ca $F_2$ films have superior gate insulator properties than conventional gate insulator such as $SiO_2$, Si $N_{x}$, $SiO_{x}$, and T $a_2$ $O_{5}$ to the side of lattice mismatch between Si substrate and interface trap charge density( $D_{it}$). Therefore, this material is enable to apply Thin Film Transistor(TFT) gate insulator. Most of gate oxide film have exhibited problems on high trap charge density, interface state in corporation with O-H bond created by mobile hydrogen and oxygen atom. This paper performed Ca $F_2$ property evaluation as MIM, MIS device fabrication. Ca $F_2$ films were deposited at the various substrate temperature using a thermal evaporation. Ca $F_2$ films was grown as polycrystalline film and showed grain size variation as a function of substrate temperature and RTA post-annealing treatment. C-V, I-V results exhibit almost low $D_{it}$(1.8$\times$10$^{11}$ $cm^{-1}$ /le $V^{-1}$ ) and higher $E_{br}$ (>0.87MV/cm) than reported that formerly. Structural analysis indicate that low $D_{it}$ and high $E_{br}$ were caused by low lattice mismatch(6%) and crystal growth direction. Ca $F_2$ as a gate insulator of TFT are presented in this paper paperaper

• 한국진공학회지
• /
• 제14권2호
• /
• pp.91-96
• /
• 2005

양성자 주입과 웨이퍼접합기술을 접목한 ion-cut기술로서 SOI 웨이퍼를 제조하는 기술을 개발하였다. SRIM 전산모사에 의하면 일반 SOI 웨이퍼 (200nm SOI, 400nm BOX) 제조에는 65keV의 양성자주입이 요구된다. 웨이퍼분리를 위한 최적 공정조건을 얻기 위해 조사선량과 열처리조건(온도 및 시간)에 따른 blistering 및 flaking 등의 표면변화를 조사하였다. 실험결과 유효선량범위는 $6\~9times10^{16}H^+/cm^2$이며, 최적 아닐링조건은 $550^{\circ}C$에서 30분 정도로 나타났다. RCA 세정법으로서 친수성표면을 형성하여 웨이퍼 직접접합을 수행하였으며, IR 조사에 의해 무결함접합을 확인하였다 웨이퍼 분리는 예비실험에서 정해진 최적조건에서 이루어졌으며, SOI층의 안정화를 위해 고온열처리($1,100^{\circ}C,\;60$분)를 시행하였다. TEM 측정상 SOI 구조결함은 발견되지 않았으며, BOX(buried oxide)층 상부계면상의 포획전하밀도는 열산화막 계면의 낮은 밀도를 유지함을 확인하였다.