• 한국정보통신학회논문지
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• 제18권11호
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• pp.2709-2714
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.107-107
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• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.352-352
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• 2012

MOSFET의 크기는 작아지고 다양한 소자열화 현상으로 신뢰성 문제가 나타나고 있다. 특히 CMOS 인버터에서 PMOS가 'HIGH'일 때 음의 게이트 전압이 인가되고 소자 구동으로 인해 온도가 높아지면 드레인 전류의 절대값은 줄어들고 문턱 전압 절대값과 GIDL전류가 증가하는 NBTI현상이 발생한다. 본 연구에서는 NBTI현상에 따른 열화 특성을 분석하였다. 측정은 드레인과 소스는 접지시킨 상태에서 온도 $100^{\circ}C$에서 게이트에 -3.4V과 -4V의 게이트 스트레스를 인가한 후 게이트 전압에 따른 드레인 전류를 스트레스 시간에 따라 측정하였다. 측정에 사용된 소자의 산화막 두께는 25A, 채널 길이는 $0.17{\mu}m$, 폭은 $3{\mu}m$이다. 게이트에 음의 전압이 가해지면 게이트 산화막에 양전하의 interface trap이 생기게 된다. 이로 인해 채널 형성을 방해하고 문턱 전압은 높아지고 드레인 전류의 절대값은 낮아지게 된다. 또한 게이트와 드레인 사이의 에너지 밴드는 게이트 전압으로 인해 휘어지게 되면서 터널링이 더 쉽게 일어나 GIDL전류가 증가한다. NBTI스트레스 시간이 증가함에 따라 게이트 산화막에 생긴 양전하로 인해 문턱 전압은 1,000초 스트레스 후 스트레스 전압이 각각 -3.4V, -4V일 때 스트레스 전에 비해 각각 -0.12V, -0.14V정도 높아지고 드레인 전류의 절대값은 5%와 24% 감소한다. GIDL전류 역시 스트레스 후 게이트 전압이 0.5V일 때, 스트레스 전에 비해 각각 $0.021{\mu}A$, $67{\mu}A$씩 증가하였다. 결과적으로, NBTI스트레스가 인가됨에 따라 게이트 전압 0.5V에서 0V사이의 드레인 전류가 증가함으로 GIDL전류가 증가하고 문턱전압이 높아져 드레인 전류가 -1.5V에서 드레인 전류의 절대값이 줄어드는 것을 확인할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.858-860
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑 농도뿐만이 아니라 상하단 산화막 두께, 하단 게이트 전압 등에 대하여 드레인 유도 장벽 감소 현상을 관찰하였다. 결과적으로 드레인 유도 장벽 감소 현상은 채널도핑 농도에 따라 큰 변화를 나타냈다. 단채널 효과 때문에 채널길이가 짧아지면 도핑농도에 따른 영향이 증가하였다. 도핑농도에 대한 드레인유도장벽감소 현상의 변화는 상하단 산화막 두께에 따라 큰 변화를 보였으며 산화막 두께가 증가할수록 도핑농도에 따른 변화가 증가하는 것을 알 수 있었다. 또한 하단게이트 전압은 그 크기에 따라 도핑농도의 영향이 변화하고 있다는 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.7-13
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• 2004

두께가 약 3 nm 인 게이트 산화막을 갖는 P 및 NMOSFET를 제조하여 높은 압력 (5 atm.)의 중수소 및 수소 분위기에서 후속 열처리를 각각 행하여 중수소 효과(동위원소 효과)를 관찰하였다. 소자에 대한 스트레스는 -2.5V ≤ V/sub g/ ≤-4.0V 범위에서 100℃의 온도를 유지하며 진행되었다. 낮은 스트레스 전압에서는 실리콘 계면에 존재하는 정공에 의하여 게이트 산화막의 열화가 진행되었다. 그러나 스트레스 전압을 증가시킴으로써 높은 에너지를 갖는 전자에 의한 계면 결함 생성이 열화의 직접적인 원인이 됨을 알 수 있었다. 본 실험조건에서는 실리콘 계면에서 phonon 산란이 많이 발생하여 impact ionization에 의한 "hot" 정공의 생성은 무시할 수 있었다. 중수소 열처리를 행함으로써 수소 열처리에 비해 소자의 파라미터 변화가 적었으며, 게이트 산화막의 누설전류도 억제됨이 확인되었다. 이러한 결과로부터 impact ionization이 발생되지 않을 정도의 낮은 스트레스 전압동안 발생하는 게이트 산화막내 결함 생성은 수소 결합과 직접적인 관계가 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.651-656
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 채널도핑 변화에 따른 문턱전압이하 스윙의 변화를 분석하였다. 문턱전압이하 스윙은 문턱전압이하 영역에서 발생하는 차단전류의 감소정도를 나타내는 요소로서 디지털회로 적용에 매우 중요한 역할을 한다. 비대칭 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하기 위하여 포아송방정식을 이용하였다. 비대칭 이중게이트 MOSFET는 대칭 이중게이트 MOSFET와 달리 상하단 게이트의 산화막 두께 및 인가전압을 다르게 제작할 수 있다. 본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 농도변화 및 게이트 산화막 두께 그리고 인가전압 등이 문턱전압이하 스윙에 미치는 영향을 관찰하였다. 특히 포아송방정식을 풀 때 도핑분포함수로 가우스분포함수를 이용하였으며 가우스분포함수의 파라미터인 이온주입범위 및 분포편차에 대한 문턱전압이하 스윙의 변화를 관찰하였다. 분석결과, 문턱전압이하 스윙은 도핑농도 및 분포함수에 따라 크게 변화하였으며 게이트 산화막 두께 및 인가전압에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.242.2-242.2
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• 2013

최근 산화물 반도체 박막 트랜지스터의 신뢰성(reliability) 평가에 대한 연구가 활발히 이루어지고 있다. 신뢰성 평가하는 한 방법으로 게이트에 바이어스를 지속적으로 인가하여 소자의 문턱 전압의 변화를 통해 안정성(stability)를 확인한다. 전압을 지속적으로 인가하게 되면 소자를 열화시켜 전기적 특성이 약화된다. 본 연구에선 ITZO 박막 트랜지스터의 신뢰성 평가를 위해 게이트 절연막($SiO_2$, $SiN_x$)에 따른 ITZO 소자를 제작 및 게이트 바이어스 스트레스 후 전기적 특성을 비교, 분석하였다. 제작된 소자의 게이트에 전압을 +15V로 7200초 동안 인가하였다. 스트레스 후 게이트 절연막이 $SiO_2$, $SiN_x$인 ITZO 산화물 박막 트랜지스터 모두 positive 방향으로 이동하였고, 그 결과 문턱 전압, 이동도, 아문턱 기울기의 변화가 발생하였다. $SiO_2$의 경우 아문턱 기울기의 변화가 거의 없이 문턱 전압의 변화만을 보였고, 이는 단순히 ITZO층과 게이트 절연막 계면에 전자가 포획되거나 혹은 게이트 절연막 내에 전자가 주입이 되었기 때문이다. 반면에 $SiN_x$의 경우 ITZO층과 게이트 절연막 계면에 추가적인 결함(defect)이 생성되었기 때문에 $SiO_2$보다 더 많은 전자를 포획하여 아문턱 기울기와 문턱 전압의 변화가 컸다.

• 한국결정학회:학술대회논문집
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• 한국결정학회 2002년도 정기총회 및 추계학술연구발표회
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• pp.40-41
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• 2002

차세대 반도체 및 나노소자 산업에 대한 국제적 기술은 고밀도 직접화의 추세에 따라서 .게이트 산화막의 두께가 급속히 작아지는 추세이다. 지금까지 이산화규소(A1₂O₃)가 게이트 산화막으로 주로 사용되어 왔으나 점차 SiON 혹은 high k 박막으로 바뀌고 있다. 본 연구에서는 차세대 반도체 소자에 사용될 게이트 산화막 물질인 SiON 박막과 Al₂O₃박막에 대한 SE(Spectroscopic Ellipsometry)분석 모델을 확립하였고, SE 측정결과를 TEM, MEIS, XRR의 결과들과 비교하였다. SiON 박막의 굴절률 값은 Si₃N₄와 SiO₂가 물리적으로 혼합되어 있다고 가정하여 Bruggeman effective medium approximation을 사용하여 구하였다. 동일한 시료를 절단하여 TEM, MEIS, 그리고 XRR에 의하여 SiON 박막의 두께를 측정하였으며, 그 결과 SE와 XRR에 의해 얻어진 박막두께가 TEM과 MEIS의 결과 값보다 약 0.5 nm 크게 주어짐을 알 수 있었다(Table 1 참조). 본 연구결과는 비파괴적이며 비접촉식 측정방법인 SE가 2～4nm 두께의 초미세 SiON 박막의 두께와 N 농도의 상대적 값을 빠르고 쉽게 구할 수 있는 유용한 측정방법 임을 보여주었다. 기존의 게이트 산화물인 SiO₂를 대체할 후보 물질들 중의 하나인 A1₂O₃의 유전함수를 구하기 위하여 8 inch, p-type 실리콘 기판 위에 성장된 5 nm, 10 nm, 및 20 nm 두께의 A1₂O₃ 박막의 유전함수와 두께를 측정하였다. 이 시료들에 대한 SE data는 vacuum-UV spectroscopic ellipsometer를 사용하여 세 개의 입사각에서 0.75 eV에서 8.75 eV까지 0.05 eV 간격으로 측정되었다. A1₂O₃ 박막의 유전함수와 두께를 얻기 위하여 공기층/A1₂O₃ 박막/Si 기판으로 구성된 3상계 모델을 사용하였다. Si 기판에 대한 복소 유전함수는 문헌상의 값(1)을 사용하였고, A1₂O₃ 박막의 유전함수는 5개의 미지상수를 갖는 Tauc- Lorentz(TL) 분산함수(2)를 사용하였다. A1₂O₃ 박막의 경우 두께가 증가함에 따라서 굴절률이 커짐을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.863-865
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자한다. DIBL은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수변화에 대하여 DIBL을 관찰하였다. 채널길이, 채널두께, 상하단 게이트 산화막 두께, 하단 게이트 전압 등을 파라미터로 하여 DIBL을 관찰하였다. 결과적으로 DIBL은 채널도핑농도분포함수의 변수인 이온주입범위 및 분포편차에 변화를 나타냈다. 특히 두 변수에 대한 DIBL의 변화는 최대채널도핑농도가 $10^{18}/cm^3$ 정도로 고도핑 되었을 경우 더욱 현저히 나타나고 있었다. 채널길이가 감소할수록 그리고 채널두께가 증가할수록 DIBL은 증가하였으며 하단 게이트 전압과 상하단 게이트 산화막 두께가 증가할수록 DIBL은 증가하였다.

• 전기전자학회논문지
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• 제28권1호
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• pp.46-52
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• 2024

이번 연구에서 우리는 게이트 산화막을 형성하기 위해 Si을 증착한 후 산화시킨 SiC MOSFET의 전기적 특성을 연구했다. 고품질의 Si/SiO₂ 계면을 제작하기 위해 얇은 Si 층을 SiC epi 층 위에 약 20 nm을 증착한 후 산화하여 게이트 산화막을 약 55 nm로 형성했다. SiC를 산화하여 게이트 산화막을 제작한 소자와 계면 트랩 밀도, 온저항, 전계-효과 이동도의 측면에서 비교했다. 위 소자는 향상된 계면 트랩 밀도 (~8.18 × 10¹¹ eV^-1cm^-2), 전계-효과 이동도 (27.7 cm²/V·s), 온저항 (12.9 mΩ·cm²)을 달성하였다.