• 한국정보통신학회논문지
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• 제20권5호
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• pp.992-997
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• 2016

본 논문에서는 단채널 비대칭 이중게이트 MOSFET의 상하단 산화막 두께비에 대한 터널링 전류의 변화에 대하여 분석하고자 한다. 채널길이가 5 nm까지 감소하면 차단전류에서 터널링 전류의 비율이 크게 증가하게 된다. 이와 같은 단채널효과는 상하단 게이트 산화막 구조를 달리 제작할 수 있는 비대칭 이중게이트 MOSFET에서도 발생하고 있다. 본 논문에서는 상하단 게이트 산화막 두께비 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 채널길이, 채널두께, 도핑농도 및 상하단 게이트 전압을 파라미터로 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 이를 위하여 포아송방정식으로부터 해석학적 전위분포를 구하였으며 WKB(Wentzel-Kramers-Brillouin)근사를 이용하여 터널링 전류를 구하였다. 결과적으로 단채널 비대칭 이중게이트 MOSFET에서는 상하단 산화막 두께비에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 도핑농도 및 상하단 게이트 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.1-6
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• 2012

본 논문에서는 고주파에서 동작하는 터널링 전계효과 트랜지스터 (TFET)의 소신호 파라미터 추출과 이에 대한 분석을 다루고 있다. 시뮬레이션으로 구현된 TFET의 채널 길이는 50 nm에서 100 nm 사이에서 변화되었다. Conventional planar MOSFET 기반의 quasi-static 모델을 이용하여 TFET의 파라미터 추출이 이루어졌으며 다른 채널 길이를 갖는 TFET에 대한 소신호 파라미터의 값을 게이트 바이어스 변화에 따라서 추출하였다. 추출 결과로부터 effective gate resistance와 transconductance, source-drain conductance, gate capacitance 등 주요 파라미터의 채널 길이 변화에 따른 경향성이 conventional MOSFET과 상당히 다른 것을 확인하였다. 그리고 $f_T$는 MOSFET과 달리 게이트 길이 역수의 값에 정확히 반비례하는 특성을 보였으며 TFET의 고주파 특성 향상을 transconductance의 개선이 아닌 gate capacitance의 감소에 의하여 가능함을 알 수 있었다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.541-546
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• 2008

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션 값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱스윙에 미치는 영향을 고찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.5-8
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• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거 하기 위해서, 베이스 부분의 매몰충을 줄여서 npn트랜지스터의 베이스와 에피충과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 소자 시뮬레이션의 자료를 얻기 위하여 수직 npn 트랜지스터와 병합 pnp 트랜지스터의 전류-전압 특성을 분석하여 특성 파라미터를 추출하였다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 형성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.861-864
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• 2006

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱 스윙에 미치는 영향을 고찰하였다. 또한 채널도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중 게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1617-1622
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자 한다. 채널길이가 10 nm이하로 감소하면 차단전류에서 터널링 전류의 비율이 문턱전압이하 영역에서 차지하는 비율이 증가하게 된다. 비록 비대칭 이중게이트 MOSFET가 단채널효과를 감소시키기 위하여 개발되었을지라도 10 nm 이하에서 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 채널도핑농도의 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 열방사 전류와 터널링 전류로 구성된 차단전류를 구하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 WKB(Wentzel- Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 채널도핑농도에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 상하단 게이트 산화막 및 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.

• 한국ITS학회 논문지
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• 제16권3호
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• pp.15-27
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• 2017

열차 정차시간 증가는 열차 서비스 빈도를 감소시켜 열차와 승강장의 혼잡이 발생하게 된다. 그러므로 열차 정차시간(Train dwell time)에 관한 연구는 열차 운행 계획수립 관점에서 매우 중요하게 다루어 왔다. 본 논문은 계획된 정차시간을 준수할 수 있도록 승객의 유입을 관리하여 승강장 혼잡을 줄일 수 있는 전략들에 활용할 수 있는 실시간 열차 정차시간 예측모형을 개발하였다. 모형의 특징은 실시간으로 수집 가능한 승차인원, 하차인원, 그리고 열차의 중량 등 3가지 독립변수를 적용하였고, 모형의 설명력(${\bar{R^2}}=0.809$)이 대체적으로 정확한 결과를 보여주었다. 실시간 정차시간 모형은 열차가 계획된 정차시간을 준수하도록 승차 승객 수를 조정하는 게이트 미터링 전략에 활용될 수 있다.

• 한국산업정보학회논문지
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• 제7권5호
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• pp.147-153
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• 2002

GHz에서 동작하는 초미세 MOSFET의 BSIM3 MOSFET 모델에 연결하여 사용할 수 있는 기판 회로망 모델과 그에 따른 물리적 의미를 가지는 직접 파라미터 추출법이 제안되었다. 제안된 기판 회로망에는 관례적인 저항과 링-형태의 기판콘택에 의해 생성된 단일의 인덕터가 포함되었다. 모델 파라미터는 최적화 과정 없이 단절된 게이트와 공통-벌크 구성을 갖는 MOS 트랜지스터에서 측정된 S-파라미터로부터 추출되었다. 제안된 모델링 기술은 다양한 크기의 MOS 트랜지스터에 적용되었고, 30GHz까지 그 타당성이 검증되었다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.363-370
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• 2002

RF에서 동작하는 초미세 공정 MOS 트랜지스터의 기판 효과에 따른 기판회로망과 물리적 의미를 가지는 파라미터 추출법이 고려되었다. 제안된 기판 회로망에는 단일의 저항과 링 -형태의 기판 콘택에 의해 생성된 인덕터가 포함되었다 모델 파라미터는 최적화 과정없이 단절된 게이트와 공통-벌크 구성 을 갖는 MOS 트랜지스터에서 측정 된 S-파라미터로부터 추출된다. 제안된 기술은 다양한 크기 의 MOS 트랜지스터에 적용되어 졌다. 추출된 기 판 회 로망을 이 용한 가상실험 결과와 측정치는 약 30GHz까지 일치함을 검증하였다.