In this paper, multiple gate locations and process conditions under concern are automatically optimized by considering robustness to minimize the injection pressure required to mold an automotive dashboard. Computer simulation-based experiments using orthogonal arrays(OA) and a design-range reduction algorithm are consolidated into an iterative search scheme, which is then used as a tool for the optimization process. The robustness of a design is evaluated using an OA-based simulation of process fluctuations due to noise as well as the signal-to-noise ratio. The optimal design solution for the automotive dashboard shows that the robustness of the injection pressure is significantly improved when compared to the initial design. As a result, both the die clamping force and the pressure distribution in the part cavity are also much improved in terms of their robustness.
In this paper, we propose a design procedure for determining the gate position robust to changes and inherent fluctuations in the process conditions during injection molding. To evaluate the robustness of the gate position, the signal-to-noise ratio is used, and noise conditions are implemented using orthogonal arrays, where the process variables are considered as noise factors and possible process fluctuations are set as the levels of the noise factors. To show the usefulness of the proposed robust design procedure, we apply it to a computer CPU baseplate. As a result, it is shown that a robust gate position can be determined that reduces the average warpage deflection by 2.4% and 1.7%, and the variance by 3.4% and 5.1%, compared to the two initial gate positions.
본 논문은 DFIG기반의 가변속 양수발전소의 조속기, 터빈-수압관(penstock), 발전기/컨버터 및 시스템 제어기를 모델링하였으며, 발전기/컨버터 모델은 하나의 전류원과 임피던스로 등가화 되었다. 최적 운전 조건을 위한 터빈의 속도와 게이트 위치 지령치는 시스템 제어기를 통해서 얻을 수 있으며, 계통 전력의 지령치를 통해서 발전기/컨버터 모델의 전류 지령치를 만들며. 터빈 회전속도와 게이트 위치는 DFIG의 속도와 지령 속도의 비교를 통해 출력된다. 시뮬레이션 모델링을 통해 전력의 지령치 변화에 따라 계통의 전력과 터빈의 응답성을 확인하였다.
비대칭 이중게이트(double gate; DG) MOSFET는 단채널 효과를 감소시킬 수 있는 새로운 구조의 트랜지스터이다. 본 연구에서는 비대칭 DGMOSFET의 전도중심에 따른 차단전류를 분석하고자 한다. 전도중심은 채널 내 캐리어의 이동이 발생하는 상단게이트에서의 평균거리로써 상하단 게이트 산화막 두께를 달리 제작할 수 있는 비대칭 DGMOSFET에서 산화막 두께에 따라 변화하는 요소이며 상단 게이트 전압에 따른 차단전류에 영향을 미치고 있다. 전도중심을 구하고 이를 이용하여 상단 게이트 전압에 따른 차단전류를 계산함으로써 전도중심이 차단전류에 미치는 영향을 산화막 두께 및 채널길이 등을 파라미터로 분석할 것이다. 차단전류를 구하기 위하여 포아송방정식으로부터 급수 형태의 해석학적 전위분포를 유도하였다. 결과적으로 전도중심의 위치에 따라 차단전류는 크게 변화하였으며 이에 따라 문턱전압 및 문턱전압이하 스윙이 변화하는 것을 알 수 있었다.
ITS중 첨단화물운송시스템(Commercial Vehicle Operations : CVO)는 ITS, GPS 기술을 이용하여 화물차량의 위치 및 상태정보를 실시간으로 제공하여, 즉각적인 작업지시 등을 통해 차량의 운행효율을 제고시키고 전자문서 서비스 등과 연계 하여 화물유통 전반을 효율적으로 관리할 수 있는 체제이다. 본 논문에서 화물 위치 및 화물 인식 시스템 중 거점(항만)의 자동게이트시스템을 제안한다. 단거리전용무선통신방식(DSRC)를 사용하여 자동게이트시스템을 구현한다. 여기서 DSRC는 차량에 탑재하는 OBE와 노변 기지국(RSE)사이에 무선통신방식이다. 특히 항만의 자동 게이트 시스템 구축에 있어서 실질적으로 사업의 적용성을 검토해 본 것으로 향후 구축된 각종 물류 단지 및 대단위 물류시설에는 국제 표준이 적용된 본 연구결과를 이용하여 구축하므로 통합 물류망이 완성될 수 있을 것이다.
LoRa는 저전력 및 장거리 작동을 위해 설계된 새로운 ISM 대역 무선 기술이며, LoRaWAN은 LoRa에서 정의된 광역 네트워크 프로토콜이다. 본 논문에서는 실제 환경에서 LoRaWAN 기술의 통신 성능을 검증하는 것을 목표로 한다. 이를 위해, 캠퍼스 내에 LoRaWAN 실험을 위한 실제 테스트 베드를 구축했다. 사용자들이 사용하는 실제 환경을 만들기 위해 통신 게이트웨이를 실내에 설치하였고, 캠퍼스의 실내외 다수 위치에서 데이터를 P2P 방식으로 게이트웨이에게 전송한다. 실험에서는 대역폭, 코딩 속도, 확산 계수 및 전송 전력을 변화시켰으며, 성능 검증을 위해 신호대잡음비와 패킷 전송률을 측정하여 결과를 분석한다.
IoT 환경에서는 다양한 센서 디바이스들이 각 디바이스들의 역할과 위치에 따라서 그룹 형태를 이루어 통신을 하게 된다. 그룹 형태의 센서 디바이스들이 통신하는 그룹 기반 통신에서는 수집된 정보를 게이트웨이와 같은 상위 디바이스에게 안전하게 전송해야 한다. 이 때 센서 디바이스들은 게이트웨이와의 인증 과정이 필요하며, 인증 후에 세션키를 분배하여 안전한 통신을 수행할 할 수 있다. 하지만, 일반적인 환경에서는 센서 디바이스의 수가 많아질수록 게이트웨이가 인증을 수행하고 키를 분배하기까지는 매우 큰 오버헤드가 발생하게 된다. 따라서 본 논문에서는 IoT 환경에서 그룹 기반 통신에 대한 보안 요구사항을 분석하고, 그룹 환경에서 사용될 수 있는 그룹 인증 기법에 대해 설계한다.
본 논문에서는 게이트 어레이 방식의 레이아웃 설계를 위한 새로운 배치 알고리듬을 제안한다. 제안된 배치 알고리듬은 서로 크기가 다른 마크로셀을 처리할 수 있으며, I/Q pad의 위치를 고려함으로써 칩의 내부 영역과 I/Q pad간의 배선을 효율적으로 자동화한다. 알고리듬은 초기 분할, 초기 배치 개선의 3단계로 구성된다. 초기 분할 단계에서는 각 I/Q pad의 위치를 고려하여 clustering에 의해 전체 회로를 5그룹으로 분할한다. 초기 배치 단계에서는 각 I/Q pad 및 주변 그룹과의 연결도를 고려한 clustering/min-cut 분할에 의해 각 셀의 위치를 할당한다. 또한, 배치 개선에서는 확률적 배선 밀도 함수를 도입하여 칩내의 배선 밀도를 균일화하기 위한 셀 이동 알고리듬을 제안한다.
시각적 선택에 대한 과거 정신물리학적, 신경 생리학적 연구결과를 토대로 Feature Gate 라는 신경 망 모형을 제안하였다. 이 모형에는 공간 배치도가 위계 적으로 구성되어 있으며, 정보의 흐름이 위계의 각 수준으로부터 그 다음 수준으로 넘어갈 때 주의 게이트에 의해 조절되도록 되어 있다. 주의 게이트들은 독특한 세부 특징을 가진 위치에 반응하는 상향식 시스템과 표적 세부 특징이 있는 위치에 반응하는 하향식 기제 모두에 의해 조절된다. 본 연구는 Feature Gate 모형의 하향식 기제에 초점을 맞추어 모형을 설명하고, 현재 다른 모형들이 설명하지 못하는 Moran & Desimone(1985)의 연구결과를 이 모형이 어떻게 설명하는지를 제시하고자 한다. Feature Gate 모형은 병렬 적인 세부특징 검색, 계열 적 접합표적 검색, 단서에 의한 주의의 점진적 감소 모형, 세부특징-주도적인 공간적 선택, 주의의 분할, 방해자극 위치의 억제, 주변 억제 등을 포함한 시각적 주의 연구의 여러 가지 많은 현상들을 설명하는데 하나의 일관적인 해석을 제공해 준다. 앞으로 이 모형을 더욱 확장, 발전 시켜 세부특징의 조합된 배열에 반응하는 상위 수준의 유닛을 사용한다면 시각적 선택과정이 포함된 형태 재인 모형으로 개발될 수 있다.
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[게시일 2004년 10월 1일]
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