A New Placement Algorithm for Gate Array

새로운 게이트 어레이 배치 알고리듬

In this paper, a new placement algorithm for gate array lay out design is proposed. The proposed algorithm can treat the variable-sized macrocells and by considering the I/Q pad locations, the routing between I/Q pads and the internal region of a chip can be automated effectively. The algorithm is composed of 3 parts. which are initial partitioning, initial placement and placement improvement. In the initial placement phase, a given circuit is partitioned into 5 sub-circuits, by clustering method with considers connectivities of cells not only with I/Q pads but also with related partitioned groups is used repeatedly to assign a unique position to each cell. In the placement improvement phase, the concept of probabilistic wiring density is introduced, and cell moving algorithm is proposed to make the density in a chip even.

본 논문에서는 게이트 어레이 방식의 레이아웃 설계를 위한 새로운 배치 알고리듬을 제안한다. 제안된 배치 알고리듬은 서로 크기가 다른 마크로셀을 처리할 수 있으며, I/Q pad의 위치를 고려함으로써 칩의 내부 영역과 I/Q pad간의 배선을 효율적으로 자동화한다. 알고리듬은 초기 분할, 초기 배치 개선의 3단계로 구성된다. 초기 분할 단계에서는 각 I/Q pad의 위치를 고려하여 clustering에 의해 전체 회로를 5그룹으로 분할한다. 초기 배치 단계에서는 각 I/Q pad 및 주변 그룹과의 연결도를 고려한 clustering/min-cut 분할에 의해 각 셀의 위치를 할당한다. 또한, 배치 개선에서는 확률적 배선 밀도 함수를 도입하여 칩내의 배선 밀도를 균일화하기 위한 셀 이동 알고리듬을 제안한다.