• Annual Conference of KIPS
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• 2022.11a
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• pp.243-245
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• 2022

다양한 분야에서 심층 신경망 기반 모델이 사용되면서 뛰어난 성능을 보이고 있다. 그러나 기계학습 모델의 오작동을 유도하는 적대적 공격(adversarial attack)에 의해 심층 신경망 모델의 취약성이 드러났다. 보안 분야에서는 이러한 취약성을 보완하기 위해 의도적으로 모델을 공격함으로써 모델의 강건함을 검증한다. 현재 2D 이미지에 대한 적대적 공격은 활발한 연구가 이루어지고 있지만, 3D 데이터에 대한 적대적 공격 연구는 그렇지 않은 실정이다. 본 논문에서는 뉴럴 렌더링(neural rendering)과 적대적 공격, 그리고 3D 표현에 적대적 공격을 적용한 연구를 조사해 이를 통해 추후 뉴럴 렌더링에서 일어나는 적대적 공격 연구에 도움이 될 것을 기대한다.

• Annual Conference of KIPS
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• 2024.05a
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• pp.574-575
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• 2024

본 논문은 T5(Text-To-Text Transfer Transformer) 모델을 활용한 반주 기반 가사 생성 기법을 제안하였다. 텍스트 이벤트 형식으로 변환한 정제된 반주를 "가사 생성" Task Token과 같이 T5에 적용하여 입력된 반주에 상응하는 가사를 생성하는 방식이다. 본 논문에서 제안한 방식의 성능 검증을 위해 Transformer, GPT-2, BART를 이용하여 가사를 생성한 출력물을 BLEU(Bilingual Evaluation Understudy) 값과 감정분석 일치도(Emotion Analysis Consistency) 결과값을 통해 비교 평가하였다. 본 논문에서 제안한 T5를 이용한 방식이 Transformer, GPT-2, BART를 사용하는 방식보다 우수한 결과를 얻었다.

• Annual Conference of KIPS
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• 2007.05a
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• pp.209-212
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• 2007

소프트웨어 개발 초기 단계에서 소프트웨어 개발비용을 정확하게 예측하는 것은 프로젝트의 성패를 결정짓는 중요한 요소이다. 정확한 예측을 위해서는 빠르게 변화하는 개발 환경 및 기술 변화에 따른 변경 요인을 비용 산정 과정 시 반영시켜야 하며 이를 위해서는 비용 산정 과정 시 적절한 보정계수 선정과 보정계수 값 적용이 중요시된다. 이에 본 논문에서는 어플리케이션 유형 보정계수 개선을 위하여 어플리케이션 유형을 새로 분류한 후 AHP 기법을 적용하여 보정계수를 유도하였다. 또한 개발언어 보정계수 유도에서는 프로그래밍 언어 레벨을 이용하여 프로그래밍 언어별 보정계수를 새롭게 유도하여 보았다. 향후 연구 과제로는 새롭게 제안된 어플리케이션 유형 분류 및 보정계수와 프로그래밍 언어 레벨을 적용한 개발 언어 보정계수를 실제 데이터에 적용하여 비용 예측의 정확도가 얼마나 향상되었는지 검증하고자 한다.

• The Journal of the Korea Contents Association
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• v.9 no.10
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• pp.59-66
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• 2009

A strong designated verifier signature scheme is a special type of signature scheme which provides signer anonymity by enabling the specified recipient, called a designated verifier, to simulate a signature which is indistinguishable from the signer's signature. It has many applications such as software distribution or electronic voting. In this paper, we consider two important security properties of strong designated verifier signature scheme - source hiding and security against key-compromise attack. We show that the two properties cannot be achieved at the same time. Finally, we present a new ID-based strong designated verifier signature scheme which is secure against key-compromise attack.

• Journal of Aerospace System Engineering
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• v.17 no.6
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• pp.133-143
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• 2023

This paper describes the system integration laboratory's requirement analysis, implementation, and verification for multiple-scenario unmanned aerial vehicle operation and control technology using a manned rotorcraft for Manned-Unmanned Teaming. System integration laboratory consists of manned rotorcraft flight simulation, unmanned aerial vehicle flight and mission equipment simulation, ground control system simulation for unmanned aerial vehicle control and change in the control authority between the ground control system and manned rotorcraft, and operation and control system for mission plan's writing and transmission. Each implemented simulation verified the requirements through software and hardware integration test.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2019.05a
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• pp.464-466
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• 2019

Controllers used in nuclear power plants require high reliability. A controller including a Field Programmable Gate Array (FPGA) and a Complex Programmable Logic Device (referred to hereinafter as FPGA) has been applied to many Nuclear Power Plants (NPP) in the past, including the APR1400 (Advanced Power Reactor 1400), a Korean digital nuclear power plant. Initially, the FPGA was considered as a general IC (Integrated Circuit) and verified only by device verification and performance testing. In the 1990s, research on FPGA verification began, and until the FPGA became a chip, it was regarded as software and the software Verification and Validation (V&V) using IEEE 1012-2004 was implemented. Currently, IEC 62566, which is a European standard, has been applied for a lot of verification. This method has been evaluated as the most sensible method to date. This is because the method of verifying the characteristics of SoC (System on Chip), which has been a problem in the existing verification method, is sufficiently applied. However, IEC 62566 is a European standard that has not yet been adopted in the United States and maintains the application of IEEE 1012 for FPGA. IEEE 1012-2004 or IEC 62566 is a technical standard. In practice, various methods are applied to meet technical standards. In this paper, we describe the procedure and important points of verification method of Nuclear Safety Class FPGA applying SoC verification method.

• Journal of the Korea Society of Computer and Information
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• v.16 no.11
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• pp.1-8
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• 2011

The requirement of a system-on-a-chip (SoC) design is increasing, which combines various and complex functional units on a single device. However, short time to market prohibits to release the device. To satisfy this shorter time-to-market, verification of both hardware and software at the same time is important. A virtual platform-based design method supports faster verification of these combined software and hardware by reusing pre-defined intellectual properties (IP). In this paper, we introduce the virtual platform-based design and redesign the existing ARM processor based S3C2440A system using the virtual platform-based method. In addtion, we implement and evaluate the performance of a JPEG decoder on the S3C2440A virtual platform. Furthermore, we introduce an optimized technique of the JPEG decoder using the ARM based inline assembly language, and then verify the performance improvement on the virtual platform. Such virtual platform-based design allows to verify both software and hardware at the same time and can meet the requirement of the shorter time-to-market.

• The KIPS Transactions:PartA
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• v.8A no.4
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• pp.479-488
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• 2001

As the SoC designs complexity constantly increases, the simulation that uses their software models simply takes too much time. To solve this problem, FPGA-based logic emulators have been developed and commonly used in the industry. However, FPGA-based logic emulators are facing with the problems of which not only very low FPGA resource usage rate due to the very limited number of pins in FPGAs, but also the emulation speed getting slow drastically as the complexity of designs increases. In this paper, we proposed a new innovative emulation architecture and its software that has high FPGA resource usage rate and makes the emulation extremely fast. The proposed emulation system has merits to overcome the FPGA pin limitation by pipelined ring which transfers multiple logic signal through a single physical pin, and it also makes possible to use a high speed system clock through the intelligent ring topology. In this topology, not only all signal transfer channels among EPGAs are totally separated from user logic so that a high speed system clock can be used, but also the depth of combinational paths is kept swallow as much as possible. Both of these are contributed to achieve high speed emulation. For pipelined singnals transfer among FPGAs we adopt a few heuristic scheduling having low computation complexity. Experimental result with a 12 bit microcontroller has shown that high speed emulation possible even with these simple heuristic scheduling algorithms.

• Proceedings of the Korea Water Resources Association Conference
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• 2005.05b
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• pp.204-208
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• 2005

수문학 분야에서 가장 어려움을 겪고 있는 것 중의 하나는 정도 높은 수문자료의 부재이다. 특히, 유량자료의 경우 그 중요성에 비해 자료의 정확도가 매우 떨어지고 있어 수자원 계획 및 운영, 수문설계, 수질관리, 관련 기초연구 등에서 많은 어려움을 겪고 있는 것이 현실이다. 부정확한 유량자료는 예산의 부족, 전담인력의 부재, 전문장비의 미비 등 하드웨어 측면에서 근본적인 원인이 있는 것으로 판단되나, 유량자료의 처리절차가 실제적으로 이루어지지 않는 데에도 중요한 한 원인이 있다. 따라서 이러한 소프트웨어 측면의 원인을 보완하기 위하여 2004년 건설교통부 유량측정사업에서 자료처리절차를 강화하는 유량측정 검증시스템을 도입하여 운영한 바 있다. 본 논문에서는 건설교통부의 유량측정사업의 효율적 수행을 위해 처음 도입된 유량측정 검증시스템을 소개하고, 섬진강과 낙동강 수계에 적용하여 개선된 유량자료의 결과를 소개하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.366-370
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• 2006

정형명세는 자연어의 모호함을 없는 명료한 시스템 설계를 가능하게 한다. 상태차트와 같은 정형명세 된 요구사항은 시뮬레이션이나 정형검증을 통해 요구사항을 실행하여 볼 수 있으며, 더 나아가 여러 가지 특성을 정형검증과 같은 검증 기법으로 검증 할 수 있다. 하지만 자연어 요구사항을 상태차트로 변환하여 다양한 요구사항의 특성을 기술하기 위해서는 상당한 노력과 경험이 필요로 하다. 본 논문에서는 자연어 요구사항을 상태차트로 직접 변환하는 기법을 제안한다. 이를 위해 본 논문에서는 기능적인 요구 사항의 자연어를 분석하고, 또한 소프트웨어 요구사항 기술에 적절하도록 상태차트 문법의 의미를 제안한다.