• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.4
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• pp.691-698
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• 2008

This paper describes a 3.3V 10 bit CMOS digital-to-analog converter with a divided architecture of a 7 MSB and a 3 LSB, which uses an optimal Thermal-to-Binary Decoding method with monotonicity, glitch energy. The output stage utilizes here implements a return-to-zero circuit to obtain the dynamic performance. Most of D/A converters in decoding circuit is complicated, occupies a large chip area. For these problems, this paper describes a D/A converter using an optimal Thermal-to-Binary Decoding method. the designed D/A converter using the CMOS n-well $0.35{\mu}m$ process0. The experimental data shows that the rise/fall time, settling time, and INL/DNL are 1.90ns/2.0ns, 12.79ns, and a less than ${\pm}2.5/{\pm}0.7\;LSB$, respectively. The power dissipation of the D/A converter with a single power supply of 3.3V is about 250mW.

• Journal of Sensor Science and Technology
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• v.6 no.2
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• pp.137-144
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• 1997

In this paper, the design of a 10-bit 40-MS/s pipelined A/D converter is implemented to achieve low static power dissipation of 70 mW at the ${\pm}2.5\;V$ or +5 V power supply environment for high speed applications. A 1.5 b/stage pipeline architecture in the proposed ADC is used to allow large correction range for comparator offset and perform the fast interstage signal processing. According to necessity of high-performance op amps for design of the ADC, the new op amp with gain boosting based on a typical folded-cascode architecture is designed by using SAPICE that is an automatic design tool of op amps based on circuit simulation. A dynamic comparator with a capacitive reference voltage divider that consumes nearly no static power for this low power ADC was adopted. The ADC implemented using a $1.0{\mu}m$ n-well CMOS technology exhibits a DNL of ${\pm}0.6$ LSB, INL of +1/-0.75 LSB and SNDR of 56.3 dB for 9.97 MHz input while sampling at 40 MHz.

• Korean Journal of Optics and Photonics
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• v.22 no.5
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• pp.223-229
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• 2011

We present a low jitter frequency up-conversion detector based on quasi-phase matched sum frequency generation in a periodically poled $LiNbO_3$ waveguide for efficient single-photon detection at 1.5 ${\mu}m$ telecommunication wavelengths. The maximum detection efficiency and the noise count rate using the pump power of 300 mW and the pump wavelength of 974 nm are about 7% and 480 kHz, respectively. We also characterize the timing jitter of the frequency up-conversion detector by analyzing the time distribution of the detection outputs for photons generated through a picosecond pump pulsed spontaneous parametric downconversion. The minimum timing jitter was measured to be about 39.1 ps. Coincidence measurement with a narrow time window for pulsed up-conversion photons can eliminate the unwanted noise counts and maximize signal to noise ratio.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.225.1-225.1
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• 2013

지난 수년간 태양전지의 광전변환 효율을 높이기 위해 자가 조립된 InAs 또는 GaSb 와 같은 양자점을 GaAs 단일 p-n 접합에 적용하는 연구를 개발해 왔다. 그러나 양자점의 흡수 단면적에 의한 광흡수도는 양자점층을 수십 층을 쌓으면 증가하지만 활성층에 결함을 생성시킨다. 생성된 결함은 운반자 트랩으로 작용하여 태양전지의 광전변환 효율을 감소시킨다. 본 실험에서는 양자점이 적용된 태양전지와 적용되지 않은 태양전지의 광전변환 효율을 비교하고, 깊은준위 과도용량 분광법을 이용하여 결함상태를 측정하고 및 비교함으로써, 활성층 내부에 생성된 결함이 광전변환 효율에 미치는 영향을 분석하였다. 소자구조는 분자선 증착 방법을 이용하여, 먼저 n-형 GaAs 기판위에 n-형 GaAs를 300 nm 증착한 후, 도핑이 되지 않은 GaAs 활성층을 3.5 ${\mu}m$ 두께로 증착하였다. 마지막으로 p-형 GaAs를 830 nm 증착함으로써 p-i-n구조를 형성하였다. 여기서, n-형 GaAs 과 p-형 GaAs의 도핑농도는 동일하게 $5{\times}1018\;cm^{-3}$ 로 하였다. 또한 양자점 및 델타도핑 층을 각각 태양전지에 적용하기 위해 활성층내에 양자점 20층 및 델타도핑 20층을 각각 형성하였다. 이때, 양자점 태양전지, 델타도핑 태양전지와 양자점이 없는 태양전지의 광전변환 효율은 각각 4.24, 4.97, 3.52%로 나타났다. 태양전지의 전기적 특성을 측정하기 위해 소자구조 위에 Au(300nm)/Pt(30nm)/Ti(30nm)의 전극을 전자빔 증착장치로 증착하였으며, 메사에칭으로 직경 300 ${\mu}m$의 p-i-n 접합 다이오드 구조를 제작하였다. 정전용량-전압 특성 및 깊은준위 과도용량 분광법을 이용하여 태양전지의 결함분석 및 이에 따른 광전변환 효율의 상관관계를 논의할 것이다.

• The Journal of the Acoustical Society of Korea
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• v.28 no.1
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• pp.1-9
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• 2009

This paper deals with the realization of multi-channel live karaoke. In this study, 6-channel MP3 decoding and tempo/key scaling was operated in real time by using the TMS320C6713 DSP, which is 32 bit floating-point DSP made by TI Co. The 6 channel consists of front L/R instrument, rear L/R instrument, melody, and woofer. In case of the 4 channel, rear L/R instrument can be replaced with drum L/R channel. And the final output data is generated as adjusted to a 5.1 channel speaker. The SOLA algorithm was applied for tempo scaling, and key scaling was done with interpolation and decimation in the time domain. Drum channel was excluded in key scaling by separating instruments into drums and non-drums, and in processing SOLA, high-quality tempo scaling was made possible by differentiating SOLA frame size, which was optimized for real-time process. The use of 6 channels allows the composition of various channels, and the multi-channel audio system of this study can be effectively applied at any place where live music is needed.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04b
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• pp.106-108
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• 2001

인터넷의 확산과 다양한 정보의 등장으로 인해 효율적으로 정보를 관리하고 저장할 수 있는 정보 시스템의 요구가 증가하고 있다. 이러한 요구를 만족시키기 위해서는 기존의 데이터베이스 관리 시스템과 연동하여 다양한 플랫폼과 이질의 데이터에 관계없이 저장과 관리가 용이한 시스템의 구축이 필요하다. W3C에서 제안한 XML 표준안은 다양한 분야에서 연구가 진행 중에 있다[5][9]. 본 논문에서 제안하는 DB2XML 변환 Wrapper는 XML 기반하에서 기존의 데이터베이스 모델의 스키마와 정보를 자료 중심의 XML 파일로 변환하여 관리하고, 이를 다시 데이터베이스로 변환할 수 있도록 설계를 하였다. 또한 변환된 XML파일을 통해서 기존의 데이터베이스 관리 시스템에서와 같이 다양한 데이터 삽임과 삭제, 갱신등의 조작을 가능하게 하였다. 이는 데이터베이스의 스키마 구조에 대한 메타 정보를 나타내는 것이며, 이를 통해 다양한 데이터 베이스 모델의 적용도 가능하다고 본다[2][3].

• 전기의세계
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• v.45 no.7
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• pp.39-44
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• 1996

전력변환 시스템의 고성능화를 위해서는 스윗칭 주파수를 고주파수로 하는 것이 필요하다. 그러나 PWM방식에서는 반도체 소자를 강제적으로 스윗칭시키기 때문에 고주파 스윗칭을 행하면 EMI, EMC 문제를 무시할 수 없게 되고 스윗칭 손실은 스윗칭 주파수와 함께 증가한다. 이 문제를 해결하기 위해 1986년에 미국 위스콘신대학에서 당초 인공위성 등에 탑재하는 직류전원으로서 직류/직류 컨버터의 공진 스위치였던 회로구성을 3상 직류링크 전압형 인버터에 전개하여 소프트 스윗칭이 가능하게 되는 교류전원용의 전압형 인버터를 발표하였다. 또한 그 당시에 또 다른 공진형 회로구성인 교류링크 인버터도 발표되었다[3-5]. 이러한 배경으로 이하에서는 PWM 전력변환기의 소개를 시작으로 고주파수화의 필요성 및 그로 인해 파생되는 문제점을 고찰하고, 공진형 전력변환 시스템의 필요성에 대하여 논한 뒤 각종의 공진형 변환기에 대하여 간략하게 설명하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.10a
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• pp.398-401
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• 2011

This paper presents a high-efficiency CMOS PWM DC-DC buck converter. It generates a constant output voltage(1-2.8V), from an input voltage(3.4-3.9V). Inductor-based type is chosen and inductor current is controlled with PWM operation. The designed circuit consists of power switch, Pulse Width Generation, Buffer, Zero Current Sensing, Current Sensing Circuit, Clock & Ramp generation, V-I Converter, Soft Start, Compensator and Modulator. Switching Frequency is 1MHz, It operates in CCM when the load current is more than 40mA, and the maximum efficiency is 98.71% at 100mA. Output voltage ripple is 0.98mV(input voltage:3.5V, output voltage:2.5V). The performance of the designed circuit has been verified through extensive simulation using a CMOS $0.18{\mu}m$ technology.

• Journal of IKEEE
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• v.23 no.3
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• pp.1061-1067
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• 2019

In this paper, a highly integrated 3-channel DC-DC converter is designed using power transistor width scaling (PTWS). For positive voltage, $V_{POS}$, a boost converter is designed using the set-time variable pulse width modultaion (SPWM) dual-mode and PTWS to improve efficiency at light load. For negative voltage, $V_{NEG}$, a 0.5 x regulated inverting charge pump is designed with pulse skipping modulation (PSM) controller to reduce power consumption, and for an additional positive voltage, $V_{AVDD}$, a LDO circuit is designed. The proposed DC-DC converter has been designed using a $0.18{\mu}m$ BCDMOS process. Simulation results show that the proposed converter has power efficiency of 56%~90% for load current range of 1 mA~70 mA and output ripple voltage less than 5 mV at positive voltage.

• Journal of IKEEE
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• v.24 no.3
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• pp.853-858
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• 2020

This paper proposes a 2-ch DC-DC converter for OLED display with immunity against RF noise inserted from communication device. For RF signal immunity, an input voltage variation reduction circuit that attenuates as much as the input voltage variation is embedded. The boost converter for positive voltage V_POS operates in SPWM-PWM dual mode and has a dead time controller to increase power efficiency. The inverting charge pump for negative voltage V_NEG is a 2-phase scheme and operates in PFM using VCO to reduce output ripple voltage. Simulation results using 0.18 ㎛ BCDMOS process show that the overshoot and undershoot of the output voltage decrease from 10 mV to 2 mV and 5 mV, respectively. The 2-ch DC-DC converter has power efficiency of 39%~93%, and the power efficiency of the boost converter is up to 3% higher than the conventional method without dead time controller.