프랙탈 영상 압축은 영상의 일부 영역이 같은 영상의 다른 영역과 거의 유사한 모양을 하고 있다는 자기유사성에 기초하고 있다. 이 압축 방법은 높은 압축률과 빠른 복원력을 제공하지만 매우 긴 압축 시간을 갖는다. 압축 시간을 줄이기 위해 가장 많은 시간이 소요되는 레인지 블록과 도메인 블록간의 비교 탐색 과정을 줄이려는 시도가 꾸준히 이루어져 왔다. 이 연구들은 크게 탐색할 도메인 영역에 제한을 가하는 방법과 도메인 블록의 탐색 순서를 주어진 조건을 만족하는 최초의 도메인을 찾는 방법으로 나누어 볼 수 있다. 그러나 대부분의 프랙탈 영상 압축 기법은 아직도 많은 압축 시간을 필요로 하고 있다. 본 연구에서는 영상 압축 시간을 획기적으로 줄이기 위해 레인지 블록간의 유사성을 이용하여 몇 개의 레인지 플록에 대해서만 도메인 탐색을 시도하는 새로운 방법을 제안한다. 이를 위해 모든 레인지 블록은 각각의 모양을 바탕으로 몇 개의 유사 그룹으로 분류되며, 각 그룹의 대표 블록에 대해서만 도메인 탐색을 실행하게 된다. 또한 이 방법을 다른 프랙탈 영상 압축 기법의 사전 작업으로 활용한다면 더욱 큰 효과를 보게 될 것이다.

등치선(wire-frame contour)으로 표현된 물체의 볼륨정보에서부터 3차원 표면을 재구성하는 방법을 제안한다. 등치선 삼각화법(contour triangulation)이라고도 하는 이 방법에서 가장 문제가 되는 것이 인접 단층사이에서 표면이 분기하는 경우에 발생하는데, 이것은 하나의 등치선이 인접한 층의 두 개이상의 등치선과 연결되는 형태로 나타나며, 표면 생성시의 많은 모호성을 발생시킨다. 본 논문에서는 이러한 분기문제를 가장 일반적으로 발생하는 이중분기문제와 그 이상의 다중분기문제로 구분하고, 먼저 이중 분기 알고리즘을 제안하였으며, 다중분기문제를 다수의 이중분기문제로 단순화하는 다중분기 알고리즘을 제안하였다. 제안된 이중분기 알고리즘은 모 등치선을 분할하는 방법을 이용하였는데, 먼저 해협다각형을 정의하고 이를 삼각분할하여 분할선을 구하는 것에 바탕을 두고 있다. 이 방법은 이중분기가 매우 복잡하게 나타나는 경우에도 잘 적용이 되며, 분할선의 레벨을 조절함으로써 매우 사실적인 표면을 만들어 낼 수 있다는 장점이 있다. 또한 다중분기문제를 단층 간격의 문제로 규정하고, 인접한 두 층 사이에 가상의 등치선을 추가하여 가지 등치선을 연속적으로 병합하는 방법으로 해결하였다. 제안된 방법은 등치선 삼각화의 가장 큰 문제인 분기문제를 해결하기 위한 매우 구조적인 접근방법으로, 다양한 실제 등치선 데이타에 적용한 결과 좋은 성능을 나타냈다.

본 논문에서는 유전 알고리즘을 이용하여 다중프로세서 시스템을 위한 선형 스케쥴링 알고리즘을 제안하였다. 일반적으로 유전 알고리즘은 초기세대를 임의로 생성하기 때문에, 문제에 적합하지 않은 개체들의 영향으로 긴 천이시간과 느린 수렴속도를 갖는다. 제안된 알고리즘은 프로세서간의 통신비용을 고려하며, 초기세대를 생성할 때 현재 노드를 기준으로 직접 후임노드만을 동일 프로세서에 할당함으로써 선형 스케쥴링을 하게 되고, 교배연산과 변이연산에서도 기준 노드의 직접 전임노드나 직접 후임노드의 결합을 변화시킴으로써 선형성을 유지하게 된다. 선형 스케쥴링은 비선형에 비해 프로그램의 병렬성을 최대한 활용할 수 있을 뿐 아니라, 코오스 그레인(coarse grain) 방향성 비순환 그래프(directed acyclic graph: DAG)에서 항상 우수한 스케쥴ㄹㅇ 결과를 생성한다. 본 논문의 목적은 유전 알고리즘의 실시간 사용 가능성에 중점을 두었으며, 시뮬레이션 결과 제안된 알고리즘은 대부분의 DAG에서 50세대 내의 빠른 수렴속도를 나타내었다.

본 논문에서는 적은 비용으로 효율적인 패킷 스위칭 상호연결 네트워크를 구성할수 있는 새로운 부류의 MIN (Multistage Interconnection Network)인 SCMIN(ShortCut MIN)을 제안한다. SCMIN은 기존 MIN에서의 스위칭 소자 갯수 보다 매우 적은 수인 2.5N-4 개의 스위칭 소자만을 사용할지라도 FAC(Full Access Capability)를 만족하고, 또한 프로세서-메모리 쌍에 대해 다수개의 중복 경로를 제공할 수 있게 된다. SCMIN은 통신이 빈번하게 발생되는 프로세서 메모리 클리스터에 보다 짧은 경로를 제공하고, 또한 이들에 대한 대체 경로를 제공하여 지역화된 통신 형태의 응용 분야에 적합하도록 설계되었다. 따라서 SCMIN은 공유 메모리 다중 프로세서 시스템에서 지역화된 통신 형태를 갖는 병렬 응용 분야에 적합한 MIN으로 활용될 수 있을 것이다.

본 논문에서는 네트워크 컴퓨터를 이용하여 병렬 프로그래밍 환경에서 수행되는 프로그램의 성능을 추적하고 평가하기 위한 온라인/일괄처리-사건/시간 기반형 성능 감시기를 제안한다. 본 논문의 JaNeC 성능 감시기는 자바로 구현되어 있으므로 이기종 컴퓨터사이의 시스템 이식성이 뛰어나며, 웹 기반의 그래픽 콘솔을 제공하여 사용자에게 친숙한 인터페이스를 제공한다. 본 논문에서 제시한 성능 감시기는 사용자가 프로그램 실행시에 발생한 이벤트를 보다 쉽게 분석할 수 있도록 태스크나 이벤트를 선택할 수 있는 필터 기능과 TimeLine, Task View, Task History, Message Passing View, Host CPU View 기능 등으로 구성되어 있다.

본 논문에서는 령크 충돌을 최소화 하는데 중점을 두고 순위차원 라우팅을 사용하여 완전이진트리를 3차원 메쉬로 임베딩하는 방법을 제안한다. 기존의 연구[14]에서는, 완전이진트리를 3차원 메쉬에 임베딩 할 때 순위차원 라우팅을 사용하는 경우 1, 2 차원에서 링크 충돌이 발생하였고, 순위차원 라우팅을 따르지 않는 경우 1차원에서만 링크 충돌이 존재하도록 하는 임베딩 방법을 보였었다. 이와 비교하여 본 논문에서는 순위차원 라우팅을 사용하고 링크 충돌이 존재하지 않는 임베딩 방법을 제안하며, 이 방법에 의해 임베딩을 수행한 결과, 임베딩을 위해 사용된 메쉬의 크기가 최적크기의 1.27 배를 넘지 않음을 증명한다.

최근 몇 년간 클리스터링 기반 다중 프로세서 시스템에서의 상호 연결망으로서의 버스의 제약을 극복하기 위한 단방향 지점간 링크를 이용한 링 구조가 제안되었다. 하지만 계속되는 프로세서의 고속화와 지역 버스 및 메모리의 고성능화로 인해 지점간 링크의 현재 표준 대역폭으로는 시스템 확장성에 한계를 보이며 이에 따라 대역폭 확장에 대한 연구가 필요하다. 본 논문에서는 클리스터링 기반 다중프로세서 시스템으로 개발된 PANDA 시스템을 기본 모델로 채택한다. 최근 대중화된 프로세서 및 지역 버스의 사양을 반영한 모의실험을 통해 현재의 지점간 링크가 전체 시스템 성능에 병목이 됨을 보여주고 두 배 이상의 대역폭 확장이 필요함을 보인다. 상호 연결망의 대역폭을 확장하기 위해, 두 배 증가된 대역폭을 지닌 새로운 링크를 개발하는 것은 과다한 설계비용과 개발시간이 요구된다. 이에 대한 대안으로 본 논문에서는 상용화되어있어 쉽게 적용 가능한 기존 IEEE 표준 대역폭을 가진 링크를 이용해 이중으로 링을 구성하는 몇 가지 방법 단순 이중 링, 트랜잭션 분리 이중 링, 방향 분리 이중 링 - 을 제시하고 모의실험을 통해 두 배 대역폭 단일 링과 더불어 각각의 방식에 대한 장단점을 분석한다.

본 논문은 잠금 해제 지연 메모리 모델을 기반으로 하는 분산 공유 메모리 시스템을 위한 효과적이고 안전한 로깅 기법을 제안한다. 제안된 기법에서는 프로세스들 사이의 종속 관계가 추적되어, 실제로 종속 관계가 발생하는 경우에만 안전한 로깅을 수행하는데, 이는 프로세스들 사이에 정보 전달이 일어나는 경우 무조건 로깅을 수행하던 기존의 방법들과 비교 해볼 때, 로깅 횟수가 크게 줄어드는 효과를 낸다. 더욱이. 제안된 기법에서는 각 프로세스가 사용한 데이타를 모두 안전한 저장장소에 로깅 하는 대신, 필요한 데이타들은 그 데이타를 생성한 프로세스의 휘발성 메모리에 로깅하고, 그 데이타의 사용 정보만을 로깅 한다. 프로세스내의 결함 발생 후, 복구 과정에서, 각 프로세스는 로깅 된 사용 정보만을 이용하여 알맞은 버전의 데이타를 효과적으로 찾을 수 있다. 결과적으로 각 프로세스에서 저장되는 로그의 양 또한 줄어든다.

다중 포트를 가진 레지스터의 장점은 읽기 접근에 대해서는 한번에 여러 병령어에서 레지스터를 공유할 수 있다는 것이다. 여기서는 높은 수준에서 이러한 다중 포트 레지스터를 가진 파이프라인 수퍼 스칼라 프로세서에서의 타이밍 특성과 자원 제한을 묘사하기 위한 정형방법을 제시한다. 특히, 파이프 라인 명령어가 순서대로 들어오는 경우에 대해서 먼저 병세하고, 순서에 상관없이 어느 싸이클에 검색 가능한 명령어들 중에서 동시에 실행 가능한 명령어 짝을 찾아 실행시키는 수퍼 스칼라 파이프라인 방식인 비순차(Out-of-Order) 명령어 수퍼 스칼라 방식에서의 타이밍 분석으로 확장하였다. 명령어 명세에는 프로세스 대수(Process Algebra)기반의 정형기법인 ACSR(Algebra of Communicating Shared Resources)을 이용하여 모델링한다.

본 논문에서는 n개의 노드로 이루어진 이진트리를 평면에 그리는 한 방법인 평면 다각선 상향 순서보존 그리드 방법을 이용하여 높이 0(n), 폭 0(log n), 면적 O(n log n)은 기존의 결과와 같게 유지하면서, 굴곡점의 수를 (n)에서 (n/logn)으로 줄이는 알고리즘을 제시한다.

본 논문에서는 시간 제한 조건을 가진 신호 전이 그래프로부터 바동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 기존의 방법과는 달랴 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 과정에서는 먼저 타이밍 분석을 통하여 임의의 두 신호 전이 사이에 시간 제한 조건 내에서 병렬 관계와 인과 관계가 있는지를 구 한다. 그 다음에는 이들 관계들로부터 우선 순위 그래프를 생성하고 이 그래프 상에서 경로들을 구함으로써 해저드가 없는 회로를 생성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 수가 많은 회로에 대해서 현저하게 합성 시간을 단축시킬 수 있을 뿐만 아니라 기존의 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

이 논문은 회로 설계의 상위 단계에서 저 전력 회로 합성을 위한 효율적인 알고리즘을 제시한다. 풀고자하는 문제는, 상위 단계 회로 합성의 두 가지 주요 작업인 스케줄링과 하드웨어 할당 과정에서 최소의 전력 소모를 가지는 데이타 경로를 합성해 내는 것이다 이 문제의 해결 방안으로， 우리는 과거 연구 결과에서 도출된 전력 소모를 줄이기 위한 기존의 요소들을 기초로 하여， 상위 단계 회로 합성에서 최적(optimal)의 전력 소모를 가지는 데이타 경로를 얻기 위한 IP (integer programming) 표현을 유도하였다. 그 다음， 유도된 IP 식을 이용하여 최소 전력 소모의 회로 합성을 위한 스케줄링과 하드웨어 할당 작업을 빠른 시간에 수행하기 위한 단계적 근사치 계산 방법을 고안하였다 실제， 우리는 실험을 통해 제안된 알고리즘이 매우 빠르며, 상위 단계에서의 데이터-경로 합성에서 전력 소모량을 줄이는데 매우 효과적임을 보여준다.