Implementation of a Window-Masking Method and the Soft-core Processor based TDD Switching Control SoC FPGA System

윈도 마스킹 기법과 Soft-core Processor 기반 TDD 스위칭 제어 SoC 시스템 FPGA 구현

Abstract

In this paper, the Window-Masking Method and HAT (Hardware Attached Top) CPU SoM (System on Module) are used to improve the performance and reduce the weight of the MANET (Mobile Ad-hoc Network) network synchronization system using time division redundancy. We propose converting it into a RISC-V based soft-core MCU and mounting it on an FPGA, a hardware accelerator. It was also verified through experiment. In terms of performance, by applying the proposed technique, the synchronization acquisition range is from -50dBm to +10dBm to -60dBm to +10dBm, the lowest input level for synchronization is increased by 20% from -50dBm to -60dBm, and the detection delay (Latency) is 220ns. Reduced by 43% to 125ns. In terms of weight reduction, computing resources (48%), size (33%), and weight (27%) were reduced by an average of 36% by replacing with soft-core MCU.

본 논문에서는 시분할 이중화 방식의 MANET(Mobile Ad-hoc Network)망 동기화 시스템의 성능개선 및 경량화를 위해 윈도 마스킹 기법(Window-Masking Method)과 HAT(Hardware Attached Top) CPU SoM(System on Module)을 On-Device 화하여 RISC-V 기반의 Soft-core MCU로 하드웨어 가속기(Hardware Accelerator)인 FPGA에 탑재하는 것을 제안한다. 또한 실험을 통해 검증하였다. 실험 결과 성능 면에서는 제안한 기법을 적용하여 동기획득 범위는 -50dBm~+10dBm에서 -60dBm~+10dBm으로 동기 획득 최저 입력 레벨이 -50dBm에서 -60dBm으로 20% 증가, 검출 지연(Latency)은 220ns에서 125ns로 43% 감소하였다. 경량화 면에서는 Soft-core MCU로 대체 함으로써 컴퓨팅 자원(Resource, 48%), 크기(Size, 33%) 및 무게(Weight, 27%)가 평균 36% 경량화하였다.

1. 서론

최근에는 스마트 홈, 스마트 카, 헬스케어 등 유무선 네트워크 환경으로 연결하여 정보를 공유하는 스마트 X(Smart X) 에코시스템의[1] 기술적·사회적 발전으로 사물인터넷(IoT, Internet of Things)을 넘어 초연결 기반의 지능형 사물인터넷(AIoT, Artificial Intelligent of Things)으로 발전하고 있다. 특히 미래 국방 분야의 전장 네트워크는 전장의 다양한 M-IoT(Military Internet of Things) 센서들의 정보를 기반 시설(Infrastructure) 도움없이 무선 단말기(mobile device)들만으로 전장 환경에서 빠르게 네트워크를 구성할 수 있는 MANET(Mobile Ad-hoc Network) 망을 통해 공유하고[2] 클라우드렛(cloudlet) 기반의 마이크로 데이터센터(Micro data Center)를 통해 수집, 분석 및 처리하는 에지 클라우드로 발전하고 있다. 이러한 시분할 이중화(TDD)/시분할 다중 접속(TDMA) 방식의 MANET 네트워크 시스템에서는 단말기(mobile device)와 센서(Sensors) 간 데이터프레임 동기화를 위해 경량화된 동기 획득 스위칭 제어 시스템이 요구되고 있다. 따라서 본 논문에서는 MANET 망 동기화 시스템의[5] 제약 사항인 낮은 신호 세기 입력 시 동기 획득 실패 현상(-50dBm), 검출 시간 지연(Latency, 220ns)을 개선하고, 컴퓨팅 자원(Resource), 크기(Size) 및 무게(Weight) 측면에서 경량화된 시스템을 구현하고자 한다. 이를 위해 윈도 마스킹 기법(Window Masking Method)과 HAT(Hardware Attached Top) 형태의 CPU SoM(System on Module)을 On-Device 화하여 RISC-V 기반의 Soft-core MCU로 탑재하는 것을 제안한다. MANET 망 동기화 시스템의 성능개선, 경량화를 위한 본 연구는 무선 신호 세기 검출 소자(AD8362), 아날로그-디지털 변환소자(ADC, AD9235) 및 신호처리를 위해 Intel(구 Altera)의 FPGA Cyclone EP1C12F324I7을 사용하였다. 시스템의 설계 및 구현은 Schematic과 VHDL로 하고 Quartus-II로 합성하였다. 프런트 엔드(Front End)로 부터 –60dBm~+10dBm 범위의 신호가 입력되면 세기 검출기, ADC 및 FPGA의 3단계 신호처리 과정(➀ Extraction Process, ➁ Searcher and Masking Processing, ➂ Shaping Processing Engine)을 거처 동기신호를 획득한다. 또한 시스템의 성능을 확인하기 위해 신호발생기(Signal generator), 파형분석기(Oscilloscope) 및 주파수분석기(Spectrum analyzer)로 데스트베드(Testbed)를 구성하여 실험을 통한 성능 검증을 수행하였다. 본 논문의 구성을 살펴보면 2. 장 본론 시스템의 설계 및 구현에서는 제안하는 시스템의 윈도 마스킹 기법과 Soft-core MCU를 Schematic과 VHDL로 설계 및 구현한다. 3. 실험 결과 및 평가에서는 시스템의 실험을 하고 그 결과에 대해 평가를 수행 한다. 마지막으로 4. 장 결론에서는 실험 결과 및 평가를 확인 하고, TDD 시스템에서 구성 컴포넌트로 사용할 수 있음을 제안한다.

2. 본론

2.1 시스템의 설계 및 구현

2.1.1 Switching and Control Systems

본 논문에서 제안하는 경량형 TDD 동기 획득 스위칭 제어 시스템은 수신한 무선 신호로부터 세기 검출 소자(IC)를 통해 추출된 신호 파형을 ADC 과정을 거처 디지털 데이터로 변환 후 동기신호를 검출하는 기존 모듈의 획득 범위와 지연(Latency) 성능을 개선 하고 경량화한 시스템이다. 기존의 방법으로 검출된 포락선은 수신된 신호의 세기가 큰 경우에는 연속된 신호의 파형을 형성하지만, 작아지면 연속된 파형을 형성하지 못하고 High/Low를 반복하는 포락선 붕괴 현상이 나타난다. 이러한 현상은 데이터 구간에서 빈번하게 발생하게 되며 상대적으로 레인 징(Ranging)을 위한 프레임 동기(Preamble) 구간에서는 발생빈도가 적다. 그러나 입력 신호의 세기가 특정 레벨 이하로 작아지게 되면 프레임 동기 구간에서의 검출된[3][4] 포락선(Envelope) 파형도 연속적인 파형을 형성하지 못하고, 포락선 붕괴 현상이 발생 된다. 따라서 이러한 포락선 붕괴에 따른 시스템의 성능 열화를 개선하기 위해 본 논문에서 제안한 윈도 마스킹 기법(Window Masking Method)은 붕괴한 포락선 신호 중 목표 펄스만을 선택하여, 동기 획득 및 재생성을 수행함으로써 개선된 기능을 제공할 수 있다. 제안하는 기법의 핵심인 FPGA 내부 신호처리 과정을 살펴보면 크게 3단계로 구분된다. 첫 번째 단계인 검출 처리 엔진(Extraction Processing Engine)은 입력된 디지털 데이터로부터 스위칭을 위한 포락선(Envelope) 신호를 검출한다. 두 번째 단계인 탐색-검출 처리 엔진(Searcher and Masking Processing Engine)은 검출된 포락선 신호로부터 Window-Searcher 부의 윈도 마스킹 기법을 통해 붕괴한 포락선 신호 중 임펄스 성 목표 펄스(Target Pulse)만을 검출하고 보정된 스위칭 신호를 재생성한다. 세 번째 단계인 쉐이핑 처리 엔진(Shaping Processing Engine)은 재생성된 스위칭 신호를 외부 인터페이스를 통해 업링크(UL), 다운 링크(DL) 및 목표 펄스 검색 윈도 크기 제어를 수행한다. 시스템의 합성한 결과를 살펴보면 그림 1과 같다.

그림 1. 시분할 이중화 동기 획득 스위칭 제어 시스템 로직 디자인

Fig. 1. Design of Register Transfer Level TDD-SDC(Time Division Duplexing Switching Detection Controller)

표 1. 동기 획득 스위칭 제어 시스템 합성 결과

Table 1. Synthesis result of TDD-SDC

2.1.2 Extraction Processing Engine

검출 처리 엔진(Extraction Processing Engine)은 12비트 ADC의 출력 데이터를 문턱값(Threshold) 값과 비교하여 문턱값(Threshold) 값보다 작거나 같은 경우에 동기신호를 High로 Active 시킴으로써 데이터가 없는 업 링크(UL) 구간(3.1568ms)은 High로 데이터가 있는 다운 링크 (DL) 구간(1.8432ms)은 Low로 하여 Pre-Processing을 수행한다. 사전 처리(Pre-Processing)된 신호에는 수신 세기 검출 소자(IC)의 응답 특성상 하강 에지 지연(Falling Edge Latency)을 포함하고 있으므로 데이터 송수신을 위한 스위칭 신호로 사용할 수 없다. 따라서 하강 에지 지연(Falling Edge Latency)을 보상하고 시스템에서 정의된 다운 링크(DL) 구간 길이만큼 계수기(counter)를 이용 Low 구간을 계수한 후 High로 전이시킨다.

그림 2. 동기신호 검출 엔진 디자인

Fig. 2. Design of Extraction Engine

2.1.3 Searcher&Masking Processing Engine

Searcher and Masking Processing Engine은 재생성된 동기신호의 붕괴한 상승 에지 신호를 탐색(Searching)하고 목표 펄스(Target Pulse)만을 마스킹(Masking)하는 기능을 수행한다. 검출 엔진(Extraction Processing Engine) 과정에서 재생성(regeneration) 된 스위칭 신호는 입력 세기(Input Power Strength)가 낮아지는 방향으로 변함에 따라 검출 소자(IC)의 응답 특성상 재생성(regeneration)된 스위칭 신호 상승 에지의 포락선(Envelope) 붕괴를 발생시키게 되므로 정상적인 동기 획득을 못 하거나 큰 검출 지연(Latency)을 갖는 비정상 동기를 획득하게 된다. 따라서 Searcher를 통해 붕괴한 상승 에지 신호로부터 펄스를 탐색하고 윈도 마스킹 기법(Window Masking Method)을 사용하여 임펄스 성 목표 펄스(Target Pulse)만을 검출한다. 또한 수신 세기 보상 값(Offset)을 ROM 파일 형태로 FPGA에 저장하여 입력 신호의 수신 세기(Receive Power) 변화에 능동적으로 대응하게 된다.

그림 3. 동기신호 탐색-검출 처리 엔진 디자인

Fig. 3. Design of Searcher-Masking Engine

2.1.4 Shape Processing Engine

Shape Processing Engine에서는 탐색-검출 엔진(Searcher and Masking Processing Engine) 과정을 통해 하강 에지 지연(Falling Edge Latency), 상승 에지 포락선(Envelope) 붕괴 현상이 보상된 동기신호로 부터 업 링크(UL) / 다운 링크(DL) 구간을 모니터링(Monitoring)하고, 보호 구간인 TTG(Transmit Transition Gap)/RTG(Receive Transition Gap) 스위칭 신호 구간을 조정한다. 또한 기존 HAT(Hardware Attached on Top) SoM( System on Module) 형태의 CPU 모듈을 마이크로 코드(micro-code)가 내장된 RISC-V(Reduced Instruction Set Computer-V) 기반 자체 Soft-core MCU인 Xriscv-SoC로 대체하여 FPGA에 탑재 함으로써 경량화 및 확정성을 개선하였다.

그림 4. 동기신호 생성 제어 엔진 디자인

Fig. 4. Design of Shape Processing Engine

그림 5. 마이크로 컨트롤러 디자인 결과

Fig. 5. Design of RISC-V based Soft-MCU

2.2 제안하는 Window-Masking & Soft MCU

2.2.1 Window-Masking Method

본 장에서는 제안된 TDD 동기 획득 스위칭 제어 시스템의 윈도 마스킹 기법(Window-Masking method)에 대해 간략히 기술한다. 윈도 마스킹 기법은 Extraction Processing Engine으로부터 검출된 동기신호로부터 낮은 신호 입력 시 검출된 포락선 붕괴 현상(➀)에 대응하기 위하여, 붕괴한 상태의 다수 임펄스 성 신호(➁) 중 목표 펄스(Target Impulse)를 탐색(Searcher)하고(➂) 해당 임펄스만을 선택할 수 있는 윈도 게이트(Window Gate)를 생성(➃)하여 목표 펄스(Target Impulse)만을 마스킹(Masking) 함(➄)으로써 낮은 입력 조건에서 동기 획득 범위와 정확도를 개선할 수 있다. 윈도 마스킹 기법의 Flow chart와 Timing diagram을 살펴보면 그림 6, 7과 같다.

그림 6. 제안하는 윈도 마스킹 기법 흐름도

Fig. 6. Flowchart of the proposed method

그림 7. 제안하는 윈도 마스킹 기법 타이밍도

Fig. 7. Timing diagram of the proposed method

2.2.2 Soft MCU(=:Xriscv-SoC)

본 장에서는 기존 동기화 시스템의 경량화를 위한 HAT(Hardware Attached Top) 형태의 CPU SoM(System on Module)을 RISC-V 기반의 Soft-core MCU로 FPGA에 탑재한 Xriscv-SoC에 하드웨어 아키텍처(Hardware architecture), 주변 장치 및 애플리케이션 마이크로 코드(micro-code)생성 후 시스템 부팅 및 동작(System Booting & Operation)에 대해 간략히 기술한다. 본 시스템에 적용된 Xriscv-SoC는 내부적으로 RISC-V 명령어 처리 구조와 개방형 시스템 버스인 Wishbone System Bus를 적용하였으며 주변 장치 인터페이스(Peripheral Interface)는 애플리케이션(Application)의 용도에 따라 재구성할 수 있도록 구성 컴포넌트들이 모듈화되어 있다. Xriscv-SoC의 하드웨어적 구조를 간략히 살펴보면 그림 8과 같다.

그림 8. 제안하는 소프트 마이크로컨트롤러 아키텍처

Fig. 8. Architecture of proposed Soft-MCU

Xriscv-SoC MCU는 연결성(Connectivity)을 위해 시리얼 통신 기반 인터페이스(UART, 1-Wire, SPI, I2C), 외부 메모리(Memory) 및 주변 장치 접근을 위한 32비트 대역폭을 갖는 외부 버스(ADDRESS BUS, DATA BUS)와 제어 신호(Chip Select, Read, Write)를 제공한다. 또한 시스템 부팅(Booting), 애플리케이션 업데이트(Application Update) 및 실행(Execution)을 위한 마이크로 코드(micro-code)를 ROM 형태로 하드웨어 가속기(Hardware Accelerator)인 FPGA에 탑재하였다.

표 2. 소프트 마이크로컨트롤러 주변 장치 인터페이스

Table 2. Supported peripherals of Soft-MCU

그림 9. 소프트 마이크로컨트롤러 응용 코드생성

Fig. 9. Proposed Soft-MCU with app micro-code

그림 10. 소프트 마이크로컨트롤러 시스템 부팅 및 동작

Fig. 10. System Operation of proposed Soft-MCU

3. 실험 결과 및 평가

본 장에서는 기존 동기 획득 스위칭 제어 시스템의 성능개선 및 경량화를 위해 제안한 윈도 마스킹 기법(Window-Masking Method)의 적용, 미 적용에 따른 성능개선 효과를 검증하고 평가한다.

위 그림 11과 같이 성능 검증을 위한 테스트베트(Testbed)는 신호발생기(Signal Generator), 주파수분석기(Spectrum analyzer), 파형분석기(Oscilloscope) 및 TDD-SDC로 구성하며, TDD-SDC에 입력된 신호발생기의 신호는 FPGA의 3단계 신호처리 과정(➀ Extraction Process, ➁ Searcher and Masking Processing, ➂ Shaping Processing Engine)을 거처 동기신호를 획득하고 파형분석기를 통해 확인한다.

그림 11. 제안한 동기 획득 스위칭 제어 시스템 시험 구성도;(a) 신호발생기, (b) 주파수분석기, (c) 파형분석기

Fig. 11. Test-bed of TDD-SDC with propose method;(a) signal generator, (b) spectrum analyzer, (c ) oscilloscope​​​​​​​

상기 실험 결과를 바탕으로 동기 획득 스위칭 제어 시스템의 포락선 검출 지연 보상, 입력 신호의 특성을 살펴보면 다음과 같다. 첫 번째, 포락선 검출 지연 보상은 실험을 통해 입력 신호의 세기별 보상 값을 정량화하여 롬 테이블(ROM Table)로 FPGA에 표 3, 4와 같이 탑재하였다. 보상 값은 그림 12에서 보는 것처럼 신호 세기가 +15dBm 이상인 구간에서는 일정한 고정값을 유지하지만, 신호 세기가 +15dBm보다 작아지면 구간별 변화하는 특성을 보인다. 두 번째, 시스템에 입력되는 신호의 특성을 살펴보면 표 5와 같다. 즉 입력 세기가 큰 경우(+10dBm)에는 프리엠블 과 데이터 구간 신호는 구별이 되나 입력 신호 세기가 작아지면(-60dBm) 프리엠블 과 데이터 구간의 신호 구분이 어려운 특성을 보인다. 실험 결과 상기와 같은 입력 신호 특성으로 인해 표 6, 7에서와 같이 기존 동기화 시스템은 낮은 입력 신호(-60dBm)에서 동기 획득을 하지 못했다. 그러나 본 논문에서 제안한 윈도 마스킹 기법(Window-Masking Method)이 적용된 TDD-SDC에서는 낮은 입력 신호(-60dBm)에서도 동기 획득이 가능했다. 실험 결과 제안한 기법의 적용에 따른 성능개선 효과를 동기 획득 범위와 검출 지연 측면에서 분석하면 그림 13, 14와 같이 획득 범위의 최저 입력 레벨은 20% 증가, 검출 지연(Latency)은 43% 감소하였다. 또한 CPU SoM을 Soft-core MCU로 대체함으로써 컴퓨팅 자원(resource), 크기(size) 및 무게(weight) 측면에서 표 8과 같이 평균 36% 경량화하였다.

그림 12. 수신(입력) 신호 변화에 따른 검출된 포락선 지연 특성 보상

Fig. 12. Compensation for the characteristics of the Extracted Envelope Latency according to the change in the received(input) signal strength

표 3. TDD-SDC 시스템의 보상 롬 테이블(1/2)

Table 3. Compensation Table of TDD-SDC(1/2)

표 4. TDD-SDC 시스템의 보상 롬 테이블(2/2)

Table 4. Compensation Table of TDD-SDC(2/2)

표 5. 입력 신호(프리엠블, 데이터)의 특성 비교

Table 5. Comparison of characteristics preamble/data signal (a) TDD Preamble/data signal(-60dBm), (b) TDD Preamble/data signal(+10dBm)

표 6. 제안한 기법 적용, 미적용에 따른 TDD-SDC 동기 획득(Extraction) 성능 비교

Table 6. Comparison of extraction test (a) without Searcher-Masking Engine, (b) with Searcher-Masking Engine

표 7. 제안한 기법 적용, 미적용에 따른 TDD-SDC 동기 지연(Latency) 성능 비교

Table 7. Comparison of Latency test (a) without Searcher-Masking Engine, (b) with Searcher-Masking Engine

그림 13. 제안한 방법의 동기 획득 범위 성능 평가

Fig. 13. Evaluation of extraction range (a) previous, (b) with proposed method

그림 14. 제안한 방법의 동기 획득 지연 성능 평가

Fig. 14. Evaluation of Latency (a) previous, (b) with proposed method​​​​​​​

표 8. 제안한 시스템의 경량화 효과 분석

Table 8. Lightweight Analysis of the system​​​​​​​

4. 결론

본 논문에서는 기존의 수신 세기 측정 기반의 동기 획득 스위칭 제어 방법을 개선 하기 위하여 Searcher-Masking Engine의 Window Masking 기법을 적용하여 낮은 입력 조건에서 붕괴한 포락선(Envelope) 신호 중 목표 펄스(Target Pulse)만을 탐색(Searching)하고 마스킹(Masking)시킴으로써 수신 세기 변화에 따른 스위칭 신호의 획득(Extraction) 범위의 최저 입력 레벨을 –50dBm에서 –60dBm으로 20%, 검출 지연(Latency) 시간은 220ns에서 125ns로 43% 성능을 개선했다. 또한 기존의 HAT 형태의 CPU SoM을 On-Device 화하여 RISC-V 기반의 Soft-core MCU로 대체 함으로써 동기화 시스템을 평균 36% 경량화하였다. 향후 시분할 이중화(TDD)/시분할 다중접속(TDMA) 시스템의 동기 획득 스위칭 제어 기능을 위한 경량화된 서브 시스템(Sub-System)으로 사용할 수 있을 것으로 기대한다.