초록
ITS와 ETC 기술은 새로운 도로의 건설 없이 교통 능률과 이동 안전성을 개선하는 것을 목표로 한다. 이를 실현하는 한 방법으로 요즘 DSRC가 각광을 받고 있다. 2007년 5월에 공표된 중국 DSRC 표준은 낮은 비트 전송율, 단문 메시지 그리고 단순한 MAC 제어를 가지고 있다. DSRC 시스템 사용자들은 전지 1개로 1년 이상의 긴 사용기간을 원한다. 본 논문에서는 초저전력 소비 구조의 SoC를 설계하고자 한다. 몇몇 디지털 논리 개념과 아날로그 전력 제어 논리가 전력 소비를 줄이기 위한 기법으로 사용되었다. SoC 동작 모드, 클럭 속도, 동작 전압 범위, 웨이크업 신호 검출기, 아날로그 비교기, 그리고 내부 전압 조정기(IVR)와 외부 전력 스위치(EPS)등이 설계된 블럭들이다. 시뮬레이션으로 확인한 SoC 전력 소비는 동작모드에서는 8.5mA@20Mhz, 0.9mA@1Mhz 이하이며, 전력 정지 모드에서는 5uA 이하였다. SoC는 2008년 8월에 설계를 완료하고, 2008년 11월에 $0.18{\mu}m$ CMOS공정으로 제작을 마쳤다.
The final goal of ITS and ETC will be to improve the traffic efficiency and mobile safety without new road construction. DSRC system is emerging nowadays as a solution of them. China DSRC standard which was released in May 2007 has low bit rate, short message and simple MAC control. The DSRC system users want a long lifetime over 1 year with just one battery. In this paper, we propose the SoC of very low power consumption architecture. Several digital logic concept and analog power control logics were used for very low power consumption. The SoC operation mode and clock speed, operation voltage range, wakeup signal detector, analog comparator and Internal Voltage Regulator & External Power Switch were designed. We confirmed that the SoC power consumption is under 8.5mA@20Mhz, 0.9mA@1Mhz in active mode, and under 5uA in power down mode, by computer simulation. The design of SoC was finished on Aug. 2008, and fabricated on Nov. 2008 with $0.18{\mu}m$ CMOS process.
