개방루프를 이용한 고속 저전력 2스텝 ADC 설계 기법

A High-speed St Low power Design Technique for Open Loop 2-step ADC

  • 박선재 (고려대학교 전자컴퓨터공학과 ULSI 연구실) ;
  • 구자현 (고려대학교 전자컴퓨터공학과 ULSI 연구) ;
  • 윤재윤 (고려대학교 전자컴퓨터공학과 ULSI 연구) ;
  • 임신일 (서경대학교 컴퓨터공학) ;
  • 강성모 ;
  • 김석기 (고려대학교 전자컴퓨터공학과 ULSI 연구실)
  • 발행 : 2004.04.01

초록

본 논문에서는 통신 시스템의 저전력, 고속 동작에 적합한 2단 8비트 500Msamples/s ADC 설계 기법을 제안하였다. 이를 위하여 기존의 2단 변환기에서 사용하는 폐쇄형 구조 대신 개방형 구조를 사용하였고 리셋 스위치를 사용하여 mux-array를 이용한 개방형 구조에서 문제가 되는 기생 캐패시턴스에 의한 정착 시간 지연 문제를 해결하여 고속 동작에 적합하도록 하였다. 또한 아날로그 래치를 제안하여 기존의 정적 동작 대신 동적 동작을 통하여 전력 소모를 줄였다. 위에서 제안한 설계 기법을 이용하여 설계된 ADC는 모의실험 결과 103MHz 입력 신호를 500MHz로 샘플링 할 때 7.6비트의 ENOB을 가지며 1.8V 단일 전원에서 203㎽의 전력을 소모한다. 레이아웃은 1-poly 6-metal 0.18$\mu\textrm{m}$ CMOS 공정을 이용하였으며 면적은 760$\mu\textrm{m}$*800$\mu\textrm{m}$이다.

This paper describes high speed and low power design techniques for an 8-bit 500MSamples/s CMOS 2-step ADC. Instead of the conventional closed-loop architecture, the newly proposed ADC adopts open-loop architecture and uses a reset-switch to reduce loading time in an environment of big parasitic-capacitances of mux-array. An analog-latch is also used to reduce power consumption. Simulation result shows that the ADC has the SNDR of 46.91㏈ with a input frequency of 103MHz at 500Msample/s and consumes 203㎽ with a 1.8V single power supply. The chip is designed with a 0.18mm 1-poly 6-metal CMOS technology and occupies active area of 760${\mu}{\textrm}{m}$*800${\mu}{\textrm}{m}$.

키워드

참고문헌

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  2. Integrated Analog-to Digital And Digital-to-Analog Converters Rudy van Plassche
  3. IEEE JOURNAL OF SOLID- STATE CIRCUITS v.34 A CMOS 6bit 500MSample/s ADC for a Hard Disk Drive Read channel Yuko Tamba
  4. IEEE JOURNAL OF SOLID- STATE CIRCUITS v.34 A 3.3-V, 106 25-MSample/s Two-Step ADC in 0.35- m CMOS Hendrik van der Ploeg
  5. IEEE JOURNAL OF SOLID- STATE CIRCUITS v.35 An 8-Bit 150-MHz CMOS A/D Converter Yun-Ti Wang and Behzad Razavi
  6. IEEE JOURNAL OF SOLID- STATE CIRCUITS v.36 A 6-b 1.3Gsmaples/s A/D converter in 0.35um CMOS Choi,M.;Abidi,A.A.
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