전자공학회논문지SC (Journal of the Institute of Electronics Engineers of Korea SC)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

고속 스위칭 Voltage Down Converter 회로 설계에 대한 연구

Circuit Design of Voltage Down Converter for High Speed Application

  • 이승욱 (금오공과대학교, 전자공학부) ;
  • 김명식 (금오공과대학교, 전자공학부)
  • Lee, Seung-Wook (School of Electronic Engineering, Kumoh National University and Technology) ;
  • Kim, Myung-Sik (School of Electronic Engineering, Kumoh National University and Technology)
  • 발행 : 2001.04.30
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초록

본 논문은 IC chip내에서 전압을 낮추는 목적으로 사용되는 VDC 회로의 주파수 특성을 향상시키기 위한 새로운 회로를 제안한다. 제안된 회로에는 적응 바이어싱 방법을 통해 저전력소모 및 고속동작을 동시에 만족하는 두 개의 센서와 이 센서로 구동되는 3개의 transistor가 부가적으로 첨가되어 구동 transistor의 gate 충.방진 전류를 보상하여 구동회로의 정상동작을 유지시켜준다. 본 연구에 사용된 회로는 $0.62{\mu}m$ N well CMOS 공정을 사용하였으며, H spice simulation 결과, 내부전압의 변화폭은 부하전류가 0에서 $200m{\Lambda}$까지 5ns동안 증가할 경우 약 1.0V로, $200m{\Lambda}$에서 0으로 감소할 경우 약 0.6V로, 내부전압 회복시간은 증가시 7ns, 감소시 10ns로, 일반적인 구동방식에 비해 성능이 향상되었으며 전체 회로에 소모하는 power는 약 1.2mW로 매우 작았다.

This paper presents a new voltage down converter(VDC) using charge and discharge current adjustment circuitry that provides high frequency application. This VDC consist of a common driving circuit and compensation circuits: 2 sensors and each driving transistors for controlling gate current of driving transistor. These sensors are operated as adaptive biasing method with high speed and low power consumption. This circuit is designed with a $0.62{\mu}m$ N well CMOS technology. In H-spice simulation results, internal voltage is bounded ( IV, +0.6V) in proposed circuitry when load current rapidly increases and decreases during Gns between 0 and $200m{\Lambda}$. And the recovery time of internal voltage is about 7ns and 10ns when load current increases and decreases respectively. That is fast better than common driving circuit. Total power consumption is about 1.2mW.

키워드

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