매우 복잡한 시스템의 보다 효율적인 설계를 위한 차세대 SoC를 위해 중요한 것은 시스템의 고적용성과 고확장성이다. 이를 위해 최근 들어 급속히 관심이 높아지는 것이 계산 모듈중심의 시스템 설계를 탈피하여 통신 중심으로 시스템 설계를 보는 communication-based 설계 방법론이며, 그 중 대표적으로 많은 관심을 모으고 있는 것이 Network-on-Chip (NoC)이다. 이는 모듈간의 직접적인 연결에 의한 데이터의 통신 구조를 가진 일반적인 SoC 설계에서의 취약한 확장성과 통신 구조의 고정성을 극복하기 위해, 데이터를 패킷화하고, 이를 네트워크 인터페이스 및 라우터에 의한 가변적인 구조에 의해 전송함으로써 통신 구조의 적용성과 확장성을 제공하려는 노력이다. 하지만 확장성과 적용성에 치중하다 보면 성능과 면적에 대한 비용이 너무 커져서 실제로 기존의 연결 방법과 비교하여 실용성이 없을 수 있다. 그래서 본 연구에서는 통신 패턴의 면밀한 분석을 통하여 매우 성능에 중요하고 또 빈번한 통신 패턴에 대해서는 기존의 연결 방식을 고수하면서, 전체적인 연결성 및 확장성을 유지하는 알고리즘을 제시한다. 이 방법을 통해서 최소 30%의 네트워크 인터페이스 및 라우터 구조가 훨씬 간단한 구조로 바뀔 수 있었으며, 이로 인한 연결성 (connectivity) 및 확장성에 대한 손실은 거의 없었다. 시뮬레이션 결과에 의하면 통신 구조의 최적화를 통해서 연결에 소요되는 시간적 성능은 49.19% 향상되었고 면적의 측면에서도 24.03% 향상되었음이 입증되었다.
반도체를 제작하는데 있어 Wire bonding 공정은 가장 정밀한 관리와 핵심품질특성(CTQ)을 필요로 한다. 포장과정에 있어서 가장 필수적인 단계로 간주된다. 이 과정에서는 순금 와이어가 칩과 PCB를 연결하기 위해서 사용된다. 금의 가격은 오랜 기간 동안 꾸준히 증가하여왔고, 근래에도 더 증가할 것으로 예상된다. 이러한 상황에서, 많은 반도체 제조 회사들은 새로운 종류의 와이어를 개발했다. 합금와이어가 그 중 하나이고 그것에 많은 연구가 이루어지고 있다. 본 연구는 Wire bonding 공정에서의 parameter를 6sigma와 품질기능전개(QFD)를 사용해 최적화시키고자 한다. 6sigma 과정은 그 문제를 해결하는데 뿐만이 아니라 생산성을 향상시키는데 좋은 기법이다. 중요한 요인을 찾기 위해서 고객의 소리에 초점을 두었다. 고객의 소리의 주요 요인들은 CTQ라고 불린다. 본 연구는 CTQ의 목표수준을 설정 한 후 중요인자를 선정하기 위하여 QFD 활동을 하였으며, 최적 조건 설정하기 위해 실험계획법을 이용하였다. 따라서 본 논문에서는 품질기능전개에서 신제품 개발 시 공정 조건을 최적화 하는 과정을 제시 하여 양산에서 발생될 수 있는 품질 위험요소를 사전에 제거 시킬 수 있게 되었다.
본 연구에서는 천장 은폐장소에 공사 가능한 전기설비 중 배선공사에 사용되는 합성수지관(CD, VE) 및 금속관(ST)을 대상으로 연소실험 및 ISO 5660 실험, ISO 5659 실험을 실시하였으며, 측정 데이터를 바탕으로 화재 확산 및 피난 위험도를 분석하였다. ISO 5660 총열방출량 실험결과 CD관 120.5 MJ/㎡, VE관 81.9 MJ/㎡, ST관 4.9 MJ/㎡이 측정되었다. ISO 5659 연기밀도 실험결과 CD관 1320, VE관 731, ST관 102이 측정되었으며, 최대연기밀도가 측정된 시간은 CD관 605 s, VE관 740 s, ST관 1,200 s이다. 화재 확산 및 피난 위험도에서 CD관, VE관, ST관 순으로 나타났다. 화재 확산 위험도 분석 시 총열방출량은 CD관 4,820 MJ/㎡, VE관 4,267 MJ/㎡, ST관 196 MJ/㎡로 산출되었다. 피난 위험도 분석결과 투과율 89% 때의 시간은 CD관 127 s, VE관 35 s, ST관 969 s, 거의 앞이 보이지 않을 정도의 농도를 나타내는 투과율 79% 때의 시간은 CD관 157 s, VE관 50 s로 나타났다. CD관과 VE관은 화재 확산 및 피난 위험도 수치가 높았던 반면 ST관의 경우 화재 확산에 거의 영향이 없었고, 피난 위험도에서도 화재발생 인지 후 피난하는데 문제가 없는 것으로 나타났다.
정렬된 미세 패턴을 형성하는 기술은 차세대 전자소자를 제작함에 있어서 기틀이 되는 기반기술이기 때문에, 최근 더욱 미세한 패턴을 구현하기 위하여 많은 노력들이 이루어지고 있다. 그 중, 본 연구에서는 패터닝 공정에 있어서 비용이 저렴하고 단시간 내에 고해상도 미세패턴의 형성이 가능한 장점을 갖는 나노 패턴전사 프린팅 공정을 이용하였다. 투명하고 유연한 기판 위에 250 nm, 500 nm, 그리고 $1{\mu}m$의 선폭을 갖는 Pt 금속 라인 패턴을 성공적으로 형성하였으며, 벤딩기기를 사용하여 500회 벤딩평가 후 패턴의 파괴가 일어나는지에 대한 내구성을 평가하였고, 전자현미경을 통하여 분석하였다. 벤딩 전과 후의 패턴에 대한 손상 여부에 대하여 확인한 결과, 다양한 선폭의 금속 라인 패턴이 초기 상태와 변함없이 형상을 유지할 뿐만 아니라, 패턴주기 또한 안정적으로 유지됨을 확인할 수 있었다. 이러한 결과를 볼 때, 나노 패턴 전사 프린팅 공정은 다양한 금속 패턴을 형성하는데 매우 유용하다고 판단되며, 향후 차세대 유연 전자소자 또는 배선 및 인터커넥션 기술로 응용이 가능할 것으로 기대된다.
이동통신기술의 급격한 발달로 고주파회로의 packaging과 interconnect 기술의 고성능화 와 저가격화에 대한 새로운 도전이 요구되고 있다‘ 대부분 기존의 무선통신 부품은 P PCB(Printed Wiring Board)기술을 활용하고 있으나 이러한 기술이 점차로 고주파화되는 경 향을 만족시킬수 없어 새로운 고주파 부품기술이 요구되고 있는 실정이다 .. RF 회로를 구성 하기 위하여 PCB소재의 환경적, 치수안정성 문제를 극복하기 위하여 L TCC(Low T Temperature Cofired Ceramics)기술이 최근 주목을 받고 있다. 차세대 이동통신 기술은 수십 GHz 이상의 고주파특성이 우수하고, 고성능의 초소형의 부품을 저가격으로 제조할수 있으며, 시장의 변화에 기민하게 대처할수 있는 기술이 요구되 고 있으며, 이러한 기술적 필요성에 부합할수 있도록 LTCC 기술이 제안되었다. 이러한 C Ceramic Interconnect 기술은 높은 신뢰성을 바탕으로 fine patterning 기술과 저가의 m metallizing 기술로 가능하게 되었다. 초고주파 통신부품기술은 미국과 유럽 등을 중심으로 G GHz 대역또는 mm wave 대역의 기술에 대하여 치열한 기술개발 경쟁을 벌이고 있으며, 이 러한 고주파 패키징 기술을 바탕으로 미래의 군사, 항공, 우주 및 이동통신 기술에 지대한 영향을 미칠수 있는 기반기술로 자리잡을 전망이다. L LTCC 기술은 기존의 후막혼성기술에 비하여 공정이 단순하고 대량생산이 가능하고 가 격이 비교적 저렴하다. 또한 다층구조로 제작할수 있고, 수동소자를 내장할수 있어 회로의 소형화와 고밀도화가 가능하다. 특히 무선으로 초고속 정보를 처리하기 위하여 이동통신기 기의 고주파화가 빠르게 진행됨에 따라서 고분자재료에 비하여 고주파특성이 우수할뿐아니 라 환경적, 치수안정성이 우수한 세라믹소재플 사용함으로써 고주파 손실율을 저감할 수 있 다 .. LTCC 기술은 후막회로 기술과 tape dielectric 기술이 결합된 기술이다. 표준화된 소재 와 공정기술을 활용하여 저가격으로 고성능소자플 제작할 수 있으며, 전극재료로서 높은 전 도도를 갖고 있는 Ag, Cu, Au 및 Pd! Ag릎 사용함으로써 고주파 손실을 저감시킬 수 있다. L LTCC 기술이 최종적으로 소형화, 고기능 고주파 부품기술로 지속적으로 발전하기 위하여 무수축(Zero shrinkage) 소성기술, 광식각 후막기술 등이 원천기술로서 확립될 수 있어야 하 며, 특히 국내의 이동통신 기술에 대한 막대한 투자에도 불구하고 차세대 이동통신 부품기 술에 대한 개발은 상대적으로 미흡한 실정이므로 국내에 LTCC 관련 소재공정 및 부품소자 기술에 대한 개발투자가 시급히 이루워져야 할 것으로 판단된다. 본 발표에서는 지금까지 국내외 LTCC 기술의 발전과정을 정리하였고, 현재 이 기술의 응용과 소재와 공정을 중심으로한 개발현황에 대하여 조사하였으며, 앞으로 LTCC가 발전 해야할 방향을 제시하고자 한다.
저자 들은 뺑소니 차량에 다발성 손상을 입고 응급실로 내원된 정신지체 장애환자에서, 초기 평가와 관리의 단계에서부터 다발성 외상환자 진료우선 순위에 따라 먼저 경척수를 안정시키고, 구강출혈부 지혈위한 구개횡단 강선결찰술과 비강출혈부 바셀린 거즈 전색 압박술 및 구강주위 개방 창상내 습윤거즈 전색 압박술 등을 신속하게 시행하여 기도폐쇄를 방지하고서, 임상 병리검사와 방사선 사진검사를 시행한 다음에, 기관내 삽관술, 비위장관 삽입술, 전신상태 모니터링 장비 활용, 수액 약물요법 등을 시행하였고, 보호자와 뒤늦게 연락이 되어서 체계적인 관련의학과적 관리를 장기간 시행해서, 비교적 양호한 예후를 관찰할 수 있었다.
Journal of Advanced Marine Engineering and Technology
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제39권7호
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pp.760-764
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2015
산업플랜트 현장에서 별도의 배선 없이 쉽고 빠르게 기계상태를 측정하기 위해서는 다중무선센서를 기계에 부착하고 측정과 전송이 동시에 가능한 시분할전송 방식이 필요하다. 그러나 아직까지 연속적인 신호를 동시에 100Hz이상 샘플로 시분할다중전송(TDMA;Time Division Multiple Access)하는 현장적용 연구가 알려지지 않고 있다. 따라서, 본 논문에서는 현장적용을 위해 100Hz이상의 샘플주기로 다수의 센서에서 동시에 취득할 수 있는 시분할다중전송 네트워크프로토콜을 구현하고 그 결과를 나타내고자 한다. 단일 클러스터 스타토폴로지를 대상으로 노드 개수와 거리에 따른 네트워크 가용성 확인을 위해 ns-2 시뮬레이터로 유사한 환경 조건으로 구동하여 결과를 분석하였다. 그 결과 4개의 센서노드로 동시에 연속적인 센서신호를 전송하는 비-시분할다중전송과 시분할다중전송프로토콜을 비교 분석하였다. 전송시간이 20초와 40초 일 경우는 수신율 차이가 작았지만 60초일 경우는 많은 차이를 나타냄을 관찰하였다.
국내의 전력계통은 급격한 산업화와 급속적인 경제발전으로 산업시설 및 대도시 인구 밀집지역의 전력수요가 지속적으로 증가하고 있는 추세이다. 전력 사용량의 증가는 각종 전력설비들의 증설을 필요로 하고 있지만 도심지의 경우는 제한된 공간에 설비 증설의 공간확보에도 큰 어려움을 겪고 있다. 또한, 국내 154[kV]나 345[kV]의 송전계통의 구조는 송전거리가 짧고, 전력공급 신뢰성과 안정도 향상을 위해 서로 네트워크화 되어있다. 이러한 구조는 전력계통 사고발생시 임피던스 감소를 야기시키고 단락사고에 의한 사고 전류의 크기를 점점 증가시키고 있다. 이와 같은 기존방식의 문제들을 효과적으로 해결하기 위한 방안으로 고안된 것이 초전도 한류기이다. 초전도 한류기는 사고 전류에 대한 빠른 동작 및 회복시간과 별도의 사고 감지장치를 불필요하며 신개념의 보호기기이며 환경 친화적인 장점 때문에 국 내외적으로 많은 연구가 활발하게 진행되고 있다 본 논문에서는 결선방법에 따라 초기사고전류특성, 전류제한특성, 사고각, 인덕턴스 변화에 따른 전류제한 특성을 다각적인 방법으로 분석하였다.
In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.
Purpose: To evaluate and compare the results of children with displaced supracondylar fractures of humerus treated with open reduction and pinning with closed reduction and pinning. Materials and Methods: From March 2002, we treated 17 patients with completely displaced supracondylar fractures under the age of 7 with a minimal follow up period of 6 months. 9 patients were treated with closed reduction and pinning and 8 patients were treated with open reduction and pinning. The clinical results were evaluated with Flynn's criteria. Time to bone union was also analyzed for these two set of patients. Results: The group treated with open reduction had 6 excellent and 2 good results for change in carrying angles, 5 excellent, 2 good and 1 fair results for motion loss evaluated by Flynn's criteria. The average time to bony union for this group was 5.8 weeks. The group treated with closed reduction had 6 excellent, 2 good, and 1 fair results for change in carrying angles and 7 excellent, 1 good and 1 fair results for motion loss. The average time to bony uinon for this group was 3.7 weeks. Conclusion: In treating completely displaced supracondylar fractures of humerus in children, the closed reduction method and open reduction method all showed good results. But the operation time, duration of hospital stay and time to union was somewhat shorter for the patients treated with closed redution and pinning.
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[게시일 2004년 10월 1일]
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