• ETRI Journal
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• 제39권4호
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• pp.582-591
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• 2017

To address the wire complexity problem in large-scale globally asynchronous, locally synchronous systems, a current-mode ternary encoding scheme was devised for a two-phase asynchronous protocol. However, for data transmission through a very long wire, few studies have been conducted on reducing the long propagation delay in current-mode circuits. Hence, this paper proposes a current steering logic (CSL) that is able to minimize the long delay for the devised current-mode ternary encoding scheme. The CSL creates pulse signals that charge or discharge the output signal in advance for a short period of time, and as a result, helps prevent a slack in the current signals. The encoder and decoder circuits employing the CSL are implemented using $0.25-{\mu}m$ CMOS technology. The results of an HSPICE simulation show that the normal and optimal mode operations of the CSL achieve a delay reduction of 11.8% and 28.1%, respectively, when compared to the original scheme for a 10-mm wire. They also reduce the power-delay product by 9.6% and 22.5%, respectively, at a data rate of 100 Mb/s for the same wire length.

• 제어로봇시스템학회논문지
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• 제15권11호
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• pp.1144-1149
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• 2009

This paper deals with the time synchronization problem over SpaceWire links. SpaceWire is a standard for high-speed links and networks between spacecraft components, which was invented for better, cheaper, faster on-board data handling in spacecraft. The standard defines Time-Code for time distribution over SpaceWire network. When a Time-Code is transmitted, transmission delay and jitter is unavoidable. In this paper, a mechanism to remove Time-Code transmission delay and jitter over SpaceWire links is proposed and implemented with FPGA for validation. The proposed mechanism achieves high resolution clock synchronization over SpaceWire links, complies with the standard and can be easily adopted over SpaceWire network.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.18-24
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• 2007

반도체 공정 기술의 발전으로 인한 개략 배선 지연시간의 증가는 고성능 시스템의 설계를 어렵게 하고 있다. 이 문제를 해결하기 위해 배선에 파이프라인 요소를 삽입하는 방법이 있으나 시스템의 타이밍을 변화시켜 시스템의 기능성을 보장할 수 없다. LIP(Latency Insensitive Protocol)는 임의의 파이프라인 요소의 삽입에 대해 기능성을 보장하지만 처리량이 저하된다. 처리량 저하를 줄이기 위해서는 평면계획 단계에서 처리량을 고려하여 블록을 배치하여야 한다. 이러한 평면계획을 가능하게 하기 위해서 새로운 처리량 계산 방법을 제안하고 평면계획의 비용함수에 적용하였다. 실험 결과, 기존의 휴리스틱 처리량 평가 방법을 적용한 평면계획에 비해 처리량이 평균 16.97% 향상되었다.

• 한국정보통신학회논문지
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• 제19권9호
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• pp.2022-2028
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• 2015

스페이스와이어는 우주비행체 내부의 고속 통신과 네트워크 구현을 위해 고안된 표준이다. 스페이스와이어를 적용하면 기존 방식보다 저렴하고 빠르게 우주비행체 내부의 데이터를 처리할 수 있다. 스페이스와이어 표준에는 스페이스와이어 네트워크를 구성하는 노드들의 시각 동기화에 사용할 수 있는 타임코드와 그 전송체계가 정의되어 있다. 시각 동기화의 기준을 제공하는 타임 마스터에서 출력되는 타임코드는 네트워크의 링크와 라우터를 거쳐서 모든 노드들에게 전송된다. 타임마스터에서 출력된 타임코드가 각 노드들에 도착하는 과정에서 전송지연과 지터를 겪게 되며 이것은 스페이스와이어 네트워크 시각 동기화 오차를 유발하게 된다. 본 연구에서는 스페이스와이어 네트워크를 모사하는 시뮬레이션 환경을 OMNeT++를 이용하여 개발하고 이를 이용하여 타임코드의 전송과정에 발생하는 지연과 지터에 대한 분석을 수행하였다. 본 연구 결과는 향후에 스페이스와이어 네트워크에서의 정밀 시각 동기화 방안 연구에 활용될 예정이다.

• 한국산업정보학회논문지
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• 제19권6호
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• pp.1-6
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• 2014

지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트 셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다..

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 A
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• pp.270-272
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• 1997

Superconducting wire is quenching as soon as transport current exceeded the critical current value. However transport current exceeded the critical current value, quench is not generated immediately. In this paper, the results of the theoretical study for time delay of quench phenomenon are described.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.132-135
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• 2000

We have been aware fer some time. that it is becoming harder to develop ASIC only, using the vendor wire model for the current top-down/bottom-up process. Because VDSM has a much bigger wired delay than cell delay, it is also difficult to reduce development time, as well as time-to-market, while developing several million gate ASIC's. The same is true for high frequency ASIC's with VDSM (which have larger wire delay versus cell delay). Therefore, a solution called “RTS-GDS”, using physical constraints fur SOC with timing met, is being actively discussed. This paper suggests a methodology for SOC development by utilizing a top down flow via CWLM along with discussing potential problems. This paper also provides a design flow, including physical synthesis, DFT, floor plan and CWLM, all of which are relevant to proper SOC development.

• 전자공학회논문지C
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• 제36C권11호
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• pp.64-74
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• 1999

본 논문에서는 연결 에지 추가 기법을 이용하여 주어진 클락 스큐를 만족시키면서 동시에 총 배선 길이를 증가시키지 않는 새로운 클락 배선 최적화 알고리즘을 제안한다. 고속의 동기식 집적 회로에서는 클락 스큐가 회로의 속도를 제한하는 주된 요소로 작용하므로 성능의 향상을 위해서는 클락 스큐를 최소화해야 한다. 일반적으로 클락 스큐를 최소화하면 총 배선 길이가 증가하므로 오동작하지 않는 클락 스큐 범위 내에서 클락 배선을 수행한다. 이를 이용하여 본 논문에서는 제로 스큐 트리에 연결 점 이동 방법을 적용하여 총 배선길이와 지연 시간을 감소시킨다. 제안하는 알고리즘은 클락 트리의 두 노드 사이에 연결 에지를 추가하여 일반적인 그래프 형태의 클락 토폴로지를 구성하여 주어진 클락 스큐 범위를 만족시키고 동시에 총 배선장의 증가를 억제한다. 연결 에지를 구성하는 두 노드를 선택하기 위한 새로운 비용 함수를 고안하였다. 클락 트리 상에서 지연 시간의 차이가 크면서 거리가 가까운 두 노드를 연결함으로서 싱크 사이의 지연 시간의 차를 감소시켜서 클락 스큐를 감소시킨다. 또한 클락 신호선의 지연 시간 최소화를 위하여 배선 토폴로지 설계 및 배선 폭 조절 알고리즘을 개발하였다. 본 논문에서 제안하는 알고리듬을 C 프로그램 언어로 구현하여 실험한 결과 주어진 스큐 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다

• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.383-390
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• 2008

Clock skew modeling is important in the performance evaluation and prediction of clock distribution network and it is one of the major constraints for high-speed operation of synchronous integrated circuits. In clock routing synthesis, it is necessary to reduce the clock skew under the specified skew bound, while minimizing the cost such as total wire length and delay. In this paper, a new efficient bounded clock skew routing method is described, which generalizes the well-known bounded skew tree method by allowing loops, i.e., link-edges can be inserted to a clock tree when they are beneficial to reduce the clock skew and/or the wire length. Furthermore, routing topology construction and wire sizing is used to reduce clock delay.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.397-404
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• 2012

Thermal generation by power dissipation of the highly integrated System on Chip (SoC) device is irregularly distributed on the intra chip. It leads to thermal increment of the each thermally different region and effects on the propagation timing; consequently, the timing violation occurs due to the misestimated number of buffers. In this paper, the timing budgeting methodology considering thermal variation which contains buffer insertion with wire segmentation is proposed. Thermal aware LUT modeling for cell intrinsic delay is also proposed. Simulation results show the reduction of the worst delay after implementing thermal aware buffer insertion using by proposed wire segmentation up to 33% in contrast to the original buffer insertion. The error rates are measured by SPICE simulation results.