• 대한전자공학회논문지
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• 제25권11호
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• pp.1367-1372
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• 1988

본 논문은 최적의 고출력용 (GaAl) As/GaAs CSP-LOC 레이저 다이오드 구조를 설계하기 위하여 컴퓨터 시뮬레이션 하였다. 실험 데이터를 근거로한 레이저다이오드의 설계변수로 각 층의 두께, 흡수계수, 스트라이프 폭등이 사용되었고 활성층(d2)와 광 도파로층(d3)의 두께가 각각 0.08um, 0.5um일때와 0.1um, 0.4um일때 최적의 안정된 고출력용 CSP-LOC 구조를 얻었다. 따라서 본 노문에서는 실용적인 반도체레이저의 컴퓨터 시뮬레이션 프로그램을 개발하였고 임의의 재료를 갖는 CSP-LOC 구조에 이 프로그램의 적용이 가능하다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.345-346
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• 2008

We have studied an emission spectra of top-emssion organic light-emitting diodes(TEOLED) due to a change of cathode and organic layer thickness. Device structure is Al(100nm)/TPD(xnm)/$Alq_3$(ynm)/LiF(0.5nm)/cathode. And two different types of cathode were used; one is LiF(0.5nm)/Al(25nm) and the other is LiF(0.5nm)/Al(2nm)/Ag(30nm). While a thickness of hole-transport layer of TPD was varied from 35 to 65nm, an emissive layer thickness of $Alq_3$ was varied from 50 to 100nm for two devices. A ratio of those two layer was kept to be about 2:3. Al and Al/Ag double layer cathode devices show that the emission spectra were changed from 490nm to 560nm and from 490nm to 560nm, respectively, when the total organic layer increase. Full width at half maximum was changed from 67nm to 49nm and from 90nm to 35nm as the organic layer thickness increases. All devices show that view angle dependent emission spectra show a blue shift. Blue shift is strong when the organic layer thickness is more than 140nm. Devece with Al/Ag double layer cathode is more vivid.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.71-71
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• 2012

As the critical dimensions of integrated circuits are scaled down, the line width and spacing between the metal interconnects are made smaller. The dielectric film used as insulation between the metal lines contributes to the resistance-capacitance (RC) time constant that governs the device speed. If the RC time delay, cross talk and lowering the power dissipation are to be reduced, the intermetal dielectric (IMD) films should have a low dielectric constant. The introduction of Cu and low-k dielectrics has incrementally improved the situation as compared to the conventional $Al/SiO_2$ technology by reducing both the resistivity and the capacitance between interconnects. Some of the potential candidate materials to be used as an ILD are organic and inorganic precursors such as hydrogensilsequioxane (HSQ), silsesquioxane (SSQ), methylsilsisequioxane (MSQ) and carbon doped silicon oxide (SiOCH), It has been shown that organic functional groups can dramatically decrease dielectric constant by increasing the free volume of films. Recently, various inorganic precursors have been used to prepare the SiOCH films. The k value of the material depends on the number of $CH_3$ groups built into the structure since they lower both polarity and density of the material by steric hindrance, which the replacement of Si-O bonds with Si-$CH_3$ (methyl group) bonds causes bulk porosity due to the formation of nano-sized voids within the silicon oxide matrix. In this talk, we will be introduce some properties of SiOC(-H) thin films deposited with the dimethyldimethoxysilane (DMDMS: $C_4H_{12}O_2Si$) and oxygen as precursors by using plasma-enhanced chemical vapor deposition with and without ultraviolet (UV) irradiation.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.70-78
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• 2000

새로운 램프-적분을 이용한 용량차-시간차 변환기를 제안했다. 제안된 회로는 상하대칭으로 두개의 전류 미러, 두 개의 슈미트 트리거, 그리고 제어 논리-회로로 구성된다. 전체 회로를 개별 소자들로 꾸며, 실험한 결과, 제안된 변환기의 센서 커패시터가 295㎊에서 375㎊까지의 커패시턴스 변화에서 1%보다 작은 시간간격(펄스 폭)의 선형 오차를 가진다는 것을 알았다. 제안된 변환기가 335㎊의 센서 커패시턴스를 가질 때, 측정된 용량차와 시간차는 각각 40㎊와 0.2ms이었다. 이 시간차를 빠르고 안정된 클럭으로 카운트함으로써 고 분해능을 제공한다는 것을 알았다. 새로운 램프-적분을 이용한 용량차-시간차변환기를 사용하여 디지털 습도 조절기를 설계하고 실험하였다. 제안된 회로는 전원 전압이나 온도 변화에도 불구하고 용량차에는 거의 영향을 받지 않는다. 또한, 제한된 회로는 적은 수의 MOS 소자로 실현되므로, 작은 칩 면적 위에 집적화 할 수 있는 특징을 갖는다. 따라서 이 회로는 온-칩(on-chip) 인터페이스 회로로 적합하다.

• 전기전자학회논문지
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• 제24권1호
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• pp.319-325
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• 2020

본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력 전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.928-930
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• 2009

본 연구에서는 3차원 포아송방정식을 이용하여 FinFET의 문턱전압특성을 분석하였다. FinFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행중에 있다. 이에 FinFET에서 단채널효과로서 잘 알여진 문턱전압이하 스윙 및 문턱전압 등을 3차원 포아송방정식의 분석학적 모델로 분석하고자 한다. 나노소자인 FinFET의 구조적 특성을 고찰하기 위하여 채널의 두께, 길이, 폭 등의 크기요소에 따라 분석하였다. 본 논문에서 사용한 분석학적 3차원 포아송방정식의 포텐셜모델 및 전송모델은 여러 논문에서 3차원 수치해석학적 값과 비교하여 그 타당성이 입증되었으므로 이 모델을 이용하여 FinFET의 문턱전압 특성 및 문턱전압이하 특성을 분석하였다.

• 한국해양환경ㆍ에너지학회지
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• 제20권2호
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• pp.91-99
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• 2017

본 연구에서는 몰수형 진자판을 이용한 파력발전장치의 성능 향상을 위한 파라메트릭 해석을 수행하였다. 선형포텐셜 이론에 기반을 둔 고유함수전개법을 사용하여 파기진 모멘트와 동유체 모멘트를 구하고, 파랑중 진자판의 회전운동 변위와 시간평균 추출파워를 구하였다. 이때 추출파워의 최대값을 주는 최적의 PTO감쇠계수를 제시하였다. 회전 운동하는 진자판으로부터 얻는 추출파워의 최대값은 시스템의 공진주파수에서 일어나며 진자판의 높이와 두께가 증가할수록 최대값은 증가하고 공진폭이 확장된다. 진자판 끝단에 설치된 계류로프는 부하상태에서 복원모멘트를 높이고 설치해역의 파랑과 공진이 유발하는데 활용된다. 천수역에 적합한 몰수형 진자판을 이용한 파력발전장치는 에너지 추출과 동시에 파를 차단하는 방파제의 기능을 동시에 지니고 있다.

• 한국전자파학회논문지
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• 제12권6호
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• pp.1009-1017
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• 2001

우주전파의 신호를 관측하기 위한 1 GHz대역의 음향광학 전파분광기를 설계.제작하였다. 이 전파분광기는 다중채널 방식의 신호의 세기가 미약한 우주 전파신호를 분석하기 위한 초고감도의 전파 분광기로, 관측되는 스펙트럼의 모양을 상세히 측정할 수 있는 전파분광기이다. 주파수 분해능과 광대역 주파수 성분을 포함하는 이 음향광학 전파분광기의 광원(optical source)으로는 He-Ne 레이저를 사용하였고, 1 GHz에서 2 GHz까지의 대역폭을 갖는 광대역 GaP 광펼향 소자를 사용하였으며, 광신호 검출을 위해 2,048 채널의 CCD를 사용하였다. 전파망원경을 통해 우주전파신호인 CRL 2688, IRC 10216 그리고 NGC 5005 은하 중심의 12CO(J= 1 ~0) 분자선(molecular line)을 관측한 결과, 광대역의 특성을 가지며 주파수 분해능이 양호함을 확인하였다.

• 한국정보통신학회논문지
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• 제19권4호
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• pp.903-908
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• 2015

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 내 도핑분포함수의 변화에 따른 문턱전압이동 현상에 대하여 분석하였다. 반도체소자를 도핑시킬 때는 주로 이온주입법을 사용하며 이때 분포함수는 가우스분포를 나타내고 있다. 가우스분포함수는 이온주입범위 및 분포편차에 따라 형태를 달리하며 이에 따라 전송특성도 변화하게 된다. 그러므로 비대칭 DGMOSFET의 채널 내 도핑분포함수의 변화는 문턱전압에 영향을 미칠 것이다. 문턱전압은 트랜지스터가 동작하는 최소한의 게이트전압이므로 단위폭 당 드레인 전류가 $0.1{\mu}A$ 흐를 때 상단 게이트전압으로 정의하였다. 문턱전압을 구하기 위하여 해석학적 전위분포를 포아송방정식으로부터 급수형태로 유도하였다. 결과적으로 도핑농도가 증가하면 도핑분포함수에 따라 문턱전압은 크게 변하였으며 특히, 고 도핑 영역에서 하단 게이트전압에 따라 이온주입범위 및 분포편차에 의한 문턱전압의 변화가 크게 나타나는 것을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.254.2-254.2
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• 2014

The Transmission Fourier Transform Infrared spectroscopy (FTIR) of SiOx charge storage layer with the richest silicon content showed an assignment at peaks around 2000~2300 cm-1. It indicated that the existence of many silicon phases and defect sources in the matrix of the SiOx films. The total hysteresis width is the sum of the flat band voltage shift (${\Delta}VFB$) due to electron and hole charging. At the range voltage sweep of ${\pm}15V$, the ${\Delta}VFB$ values increase of 0.57 V, 1.71 V, and 13.56 V with 1/2, 2/1, and 6/1 samples, respectively. When we increase the gas ratio of SiH4/N2O, a lot of defects appeared in charge storage layer, more electrons and holes are charged and the memory window also increases. The best retention are obtained at sample with the ratio SiH4/N2O=6/1 with 82.31% (3.49V) after 103s and 70.75% after 10 years. The high charge storage in 6/1 device could arise from the large amount of silicon phases and defect sources in the storage material with SiOx material. Therefore, in the programming/erasing (P/E) process, the Si-rich SiOx charge-trapping layer with SiH4/N2O gas flow ratio=6/1 easily grasps electrons and holds them, and hence, increases the P/E speed and the memory window. This is very useful for a trapping layer, especially in the low-voltage operation of non-volatile memory devices.