• Title/Summary/Keyword: trigger voltage

검색결과 124건 처리시간 0.019초

부신수질 Chromaffin 세포의 $Ca^{2+}$ 통로유형이 카테콜아민 분비에 미치는 영향에 관한 정량적 연구 (Contribution of Different Types of $Ca^{2+}$ channels to Catecholamine Secretion in Rat Adrenal Chromaffin Cells)

  • Goo, Yang-Soak;Roh, Jin-A;Lee, Jung-Hwa;Chao, Eun-Jong
    • 한국의학물리학회지:의학물리
    • /
    • 제8권1호
    • /
    • pp.3-15
    • /
    • 1997
  • Adrenal chromaffin cells secrete catecholamine in response to acetylcholine. The secretory response has absolute requirement for extracellular calcium, indication that $Ca^{2+}$ influx through voltage dependent $Ca^{2+}$ channel (VDCC) is the primary trigger of the secretion cascade. Although the existence of various types of $Ca^{2+}$ channels has been explored using patch clamp technique in adrenal chromaffin cells, the contribution of different types of $Ca^{2+}$ channels to catecholamine secretion remains to be established. To investigate the quantative contribution of different types of $Ca^{2+}$ channels to cate-cholamine secretion, $Ca^{2+}$ current($I_{Ca}$) and the resultant membrane capacitance increment($\Delta{C}_{m}$) were simultaneoulsy measured. Software based phasor detector technique was used to monitor $\Delta{C}_{m}$. After blockade of L type VDCC with nicardipine (1$\mu$M), $I_{ca}$ was blocked to 43.85$\pm$6.72%(mean$\pm$SEM) of control and the resultant ㅿC$_{m}$ was reduced ot 30.10$\pm$16.44% of control. In the presence of nicardipine and $\omega$-conotoxin in GVIA(l$\mu$M), an N type VDCC antagonist, $I_{ca}$ was blocked to 11.62$\pm$2.96% of control and the resultant $\Delta{C}_{m}$ was reduced to 26.13$\pm$8.25% of control. Finally, in the presence of L, N, and P type $Ca^{2\pm}$ channel antagonists(nicardipine, $\omega$-Conotoxin GVIA, and $\omega$-agatoxin IVA, respectively), $I_{ca}$ and resultant $\Delta{C}_{m}$ were almost completely blocked. From the observation of parallel effects of $Ca^{2+}$ channel antagonists on $I_{ca}$ and $\Delta{C}_{m}$, it was concluded that L, N, and also P type $Ca^{2+}$ channels served and $Ca^{2+}$ source for exocytosis and no difference was observed in their efficiency to evoke exocytosis amost L, N, and P type $Ca^{2+}$ channels.

  • PDF

군지연 시간 정합 CMOS 마이크로파 주파수 체배기 (Group Delay Time Matched CMOS Microwave Frequency Doubler)

  • 송경주;김승균;최흥재;정용채
    • 한국전자파학회논문지
    • /
    • 제19권7호
    • /
    • pp.771-777
    • /
    • 2008
  • 본 논문에서는 변형된 시간 지연 기법을 이용한 마이크로파 2차 주파수 체배기가 제안되었다. 제안된 주파수 체배기에서는 입력 신호와 지연된 신호 사이에 발생하는 군지연 시간 부정합을 전압 제어 지연 선로(VCDL)를 이용하여 보상하였다. 가변 슈미트 트리거를 이용한 군지연 시간 정합과 신호 파형의 성형(waveform shaping)으로 인해 원하지 않는 기본 주파수($f_0$)와 3, 4차 고조파 성분들이 충분히 제거할 수 있었다. 결과적으로 출력 단자에서는 오직 2 체배된 주파수 성분($2f_0$)만이 우세하게 나타난다 제안된 주파수 체배기는 1.15 GHz의 기본 주파수에서 설계되었고 TSMC 0.18 $\mu m$ 공정을 이용하여 제작되었다. 입력 신호 전력을 0 dBm 인가하였을 때, 2차 체배된 출력 주파수 성분의 측정된 전력은 2.57 dBm이었다. 2차 체배된 주파수 성분에 대해 $f_0,\;3f_0$, 그리고 $4f_0$ 성분의 제거율은 각각 43.65, 38.65, 그리고 35.59 dB이다.

UTMI 표준에 부합하는 USB2.0 송수신기 칩 설계 (A UTMI-Compatible USB2.0 Transceiver Chip Design)

  • 남장진;김봉진;박홍준
    • 대한전자공학회논문지SD
    • /
    • 제42권5호
    • /
    • pp.31-38
    • /
    • 2005
  • 본 논문에서는, UTMI호환 USB2.0 PHY 칩의 구조와 세부 설계 내용 전반에 대하여 기술하였다. 노이즈 채널 환경에서, 수신데이터의 유효성을 판단하기 위한 방법으로 squelch 상태 검출 회로 및 전류모드 슈미트-트리거 회로를 설계하였으며, 레플리카 바이어스 회로를 사용한 온칩 종단(ODT) 회로와, 480Mbps 데이터 송신을 위한 전류모드 차동 출력 구동회로를 설계하였다. 또한, 플레시오크로너스 클럭킹 방식을 사용하는 USB 시스템에서, 송수신단 사이의 주파수 차이를 보상하기 위하여, 클럭데이터 복원회로와 FIFO를 사용한 동기화 회로를 설계하였다. 네트웍 분석기를 이용한 손실전송선(W-model) 모델 파라미터를 측정을 통해 추출하였으며, 설계를 위한 시뮬레이션 과정에 활용하였다. 설계된 칩은 0.25um CMOS 공정으로 제작하였으며, 이에 대한 측정 결과를 제시하였다. IO패드를 제외한 칩의 코어 면적은 $0.91{\times}1.82mm^2$ 이었고, 2.5V 전원전압에서 전체 전력소모량은, 480MHz 동작 시 245mW, 12MHz 동작 시 150mW로 시뮬레이션 되었다.

싸이리스터와 다이오드 소자를 이용하는 입력 ESD 보호방식의 비교 연구 (A Comparison Study of Input ESD Protection schemes Utilizing Thyristor and Diode Devices)

  • 최진영
    • 대한전자공학회논문지SD
    • /
    • 제47권4호
    • /
    • pp.75-87
    • /
    • 2010
  • 표준 CMOS 공정에서 제작 가능한 보호용 싸이리스터 소자와 다이오드 소자를 사용하는 RF IC용 두 가지 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로를 구성하고, 5가지 HBM 테스트 모드에 대해 최대 6개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이 과정에서 보호용 소자 내 바이폴라 트랜지스터의 트리거를 수월케 하는 방안을 제안하며, 두 가지 보호회로 방식에서 내부회로의 게이트 산화막 파괴는 보호용 소자 내에 존재하는 NMOS 구조의 접합 항복전압에 의해 결정됨을 규명한다. RF IC용 입력 보호회로로서의 두 가지 보호방식의 특성 차이에 대해 설명하는 한편, 각 보호용 소자와 회로의 설계와 관련되는 유용한 기준을 제시한다.