• 대한전자공학회논문지SD
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• 제42권7호
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• pp.1-4
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• 2005

본 논문에서는 병렬식 광 인터컨넥트 응용을 위한 멀티채널 광수신기 어레이를 구현한다. 0.8$\mu$m Si/SiGe HBT 공정을 이용하여 설계한 수신기 어레이는 4채널의 전치증폭기 (transimpedance amplifier 혹은 TIA)와 PIN 광다이오드를 포함하는데, TIA는 일반적인 에미터 접지 (common-emitter 혹은 CE) 입력단을 취한다. 측정결과로서, CE TIA 어레이는 3.9GHz 주파수 대역폭과 62dB$\Omega$ 트랜스 임피던스 이득, 7.SpA/sqrt(Hz) 평균 노이즈 전류 스펙트럼 밀도 및 -2SdB 채널 간 crosstalk 성능을 가지며, 4채널 전체 모듈이 40mW 전력소모를 보인다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.16-22
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• 2006

본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.122-130
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• 2015

This paper presents a 6 Gb/s 4-channel arrayed transimpedance amplifiers (TIA) with the gain control for 4-channel passive optical network in $0.13{\mu}m$ complementary metal oxide semiconductor (CMOS) technology. A regulated cascode input stage and inductive-series peaking are proposed in order to increase the bandwidth. Also, a variable gain control is implemented to provide flexibility to the overall system. The TIA has a maximum $98.1dB{\Omega}$ gain and an input current noise level of about 37.8 pA/Hz. The die area of the fabricated TIA is $1.9mm{\times}2.2mm$ for 4-channel. The power dissipation is 47.64 mW/1ch.

• 한국통신학회논문지
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• 제39B권7호
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• pp.440-448
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• 2014

TWDM-PON 시스템 수신부에 사용될 $4{\times}10$ Gb/s Transimpedance Amplifier (TIA) 어레이가 $0.13{\mu}m$ CMOS 기술로 구현하였다. TIA의 대역폭 향상을 위하여 인덕터 피킹 기술과 1.2 V 기반의 저전압 설계기술을 제안한다. 0.5 pF PD 용량에서 7 GHz 3 dB 대역폭을 구현한다. 1.2V 공급에서 채널당 31 mW를 소모하는 동안 Trans-resistance gain 은 $71.81dB{\Omega}$이다. TIA의 입력 감도는 -33.62 dBm를 갖는다. 4 채널을 포함하는 전체 칩 크기는 $1.9mm{\times}2.2mm$ 이다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.1-9
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• 2006

본 논문에서는 0.18um CMOS 공정을 이용하여 두 종류의 10Gb/s급 광통신용 전치증폭기(TIA)를 설계, 비교하였다. 전압모드인 Inverter TIA(I-TIA)는 입력단에 inverter 구조를 사용하여 입력 유효 gm 값을 증가시킴으로써 입력저항 값을 줄이고 동시에 대역폭을 늘리는 효과를 얻었다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $56dB{\Omega}$의 트랜스임피던스 이득과 14GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.4A/W responsivity를 예상할 경우 -16.5dBm의 광민감도를 얻었다. 그러나 기생 성분에 의한 대역폭의 감소 및 민감도가 크기 때문에 회로설계 시 패키지 및 회로내의 기생성분 효과에 대한 신중한 고려가 필요하다. 이와 달리, 전류모드인 RGC TIA는 입력단에 regulated cascode 설계기법을 사용하여 광다이오드와 TIA 사이에 생기는 큰 입력 기생 캐패시턴스를 전압모드보다 매우 효과적으로 차단하여 대역폭을 확장하였다. 또한 기생성분에 의한 대역폭 및 트랜스임피던스의 민감도가 현저히 줄어들어 대역폭의 변화가 없다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $60dB{\Omega}$의 트랜스임피던스 이득과 10GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.5A/W responsivity를 예상할 경우 -15.7dBm의 광민감도를 얻는다. 그러나, I-TIA에 비하여 약 4.5배의 높은 전력소모를 보이는 단점이 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.421-422
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• 2008

In this paper, CMOS RF front-end circuits for an L1/L5 dual-band global positioning system (GPS)/Galileo receiver are designed in $0.13\;{\mu}m$ CMOS technology. The RF front-end circuits are composed of an RF single-to-differential low noise amplifier, an RF polyphase filter, two down-conversion mixers, two transimpedance amplifiers, a IF polyphase filter, four de-coupling capacitors. The CMOS RF front-end circuits provide gains of 43 dB and 44 dB, noise figures of 4 dB and 3 dB and consume 3.6 mW and 4.8 mW from 1.2 V supply voltage for L1 and L5, respectively.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.31-39
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• 2011

본 논문에서는 Carbon Nanotube(CNT) 센서 어레이를 위한 저 전력, 소 면적의 신호 검출 시스템을 제안한다. 제안된 시스템은 신호 검출회로, 디지털 제어기, UART I/O로 구성된다. 신호 검출회로는 VGA를 공유하는 64개의 transimpedance amplifier(TIA)와 11비트 해상도의 successive approximation register-ADC(SAR-ADC)를 사용하였다. TIA는 센서의 전압 바이어스 및 전류를 증폭하기 위한 active input current mirror(AICM)와 증폭된 전류를 전압으로 변환하는 저항 피드백 방식의 VGA(Variable Gain Amplifier)로 구성되어있다. 이러한 구조는 큰 면적과 많은 전력을 필요로 하는 VGA를 공유하기 때문에 다수의 센서 어레이에 대해 검출 속도의 저하 없이 저 전력, 소 면적으로 신호 검출이 가능하게 한다. SAR-ADC는 저 전력을 위하여 입력 전압 level에 따라 하위 bit의 동작을 생략하는 수정된 알고리즘을 사용하였다. ADC 및 센서의 선택은 UART Protocol 기반의 디지털 제어기에 의해 선택되며, ADC의 data는 UART I/O를 통해 컴퓨터와 같은 단말기를 통해 모니터링 할 수 있다. 신호 검출회로는 0.13${\mu}m$ CMOS 공정으로 설계되었으며 면적은 0.173 $mm^2$이며 640 sample/s의 속도에서 77.06${\mu}W$의 전력을 소모한다. 측정 결과 10nA - 10${\mu}A$의 전류 범위에서 5.3%의 선형성 오차를 가진다. 또한 UART I/O, 디지털 제어기는 0.18${\mu}m$ CMOS 공정을 이용하여 제작하였으며 총면적은 0.251 $mm^2$ 이다.