• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.75-80
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• 2013

전자패키징 기술의 발전에 따라 패키지의 소형화는 집적화에 따른 열 소산 면적 감소로 인하여 패키지의 온도 상승을 초래한다. 온도 상승은 소자의 성능을 저해하여, 시스템 고장을 발생을 유발시키며 수명을 단축시킨다. 본 연구에서는 마이크로 패턴과 세미 임베디드 구조를 결합하여 열 소산을 극대화 시킬 수 있는 새로운 구조를 제안하여 열특성을 평가하였다. 제안 구조의 열특성 평가 결과, 기존 구조에 비하여 최대 온도는 $20^{\circ}C$낮았으며, 범프의 최대 응력은 20%이상 감소하여 제안 구조의 유효성을 확인하였다.

• Journal of Power Electronics
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• 제9권4호
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• pp.544-552
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• 2009

This paper presents a novel spring pressure contact interconnect technique for medium power integrated power electronics modules (IPEMs). The key technology of this interconnection is a spring which is made from Be-Cu alloy. By means of the string pressure contact, sufficient press-contact force and good electrical interconnection can be achieved. Another important advantage is that the spring exhibits excellent performance in enduring thermo-mechanical stress. In terms of manufacture procedure, it is also comparatively simple. A 4 kW half-bridge power inverter module is fabricated to demonstrate the performance of the proposed pressure contact technique. Electrical, thermal and mechanical test results of the packaged device are reported. The results of both the simulation and experiment have proven that a good performance can be achieved by the proposed pressure contact technique for the medium power IPEMs.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.43-55
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• 2000

In traditional electronic packages the die and the substrate are interconnected with fine wire. Wire bonding technology is limited to bond pads around the peripheral of the die. As the demand for I/O increases, there will be limitations with wire bonding technology. Flip chip technology eliminates the need for wire bonding by redistributing the bond pads over the entire surface of the die. Instead of wires, the die is attached to the substrate utilizing a direct solder connection. Although several steps and processes are eliminated when utilizing flip chip technology, there are several new problems that must be overcome. The main issue is the mismatch in the coefficient of thermal expansion (CTE) of the silicon die and the substrate. This mismatch will cause premature solder Joint failure. This issue can be compensated for by the use of an underfill material between the die and the substrate. Underfill helps to extend the working life of the device by providing environmental protection and structural integrity. Flux residues may interfere with the flow of underfill encapsulants causing gross solder voids and premature failure of the solder connection. Furthermore, flux residues may chemically react with the underfill polymer causing a change in its mechanical and thermal properties. As flip chip packages decrease in size, cleaning becomes more challenging. While package size continues to decrease, the total number of 1/0 continue to increase. As the I/O increases, the array density of the package increases and as the array density increases, the pitch decreases. If the pitch is decreasing, the standoff is also decreasing. This paper will present the keys to successful flip chip cleaning processes. Process parameters such as time, temperature, solvency, and impingement energy required for successful cleaning will be addressed. Flip chip packages will be cleaned and subjected to JEDEC level 3 testing, followed by accelerated stress testing. The devices will then be analyzed using acoustic microscopy and the results and conclusions reported.

• 마이크로전자및패키징학회지
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• 제11권4호
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• pp.13-22
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• 2004

MEMS 소자의 패키지는 일반적으로 패키징 과정에서 큰 온도변화를 받게 되는데, 이에 의한 패키지의 변형은 패키지 및 소자의 신뢰성에 큰 영향을 미칠 수 있다. 본 논문에서는 진동형 MEMS 자이로스코프 센서의 패키지를 대상으로 하여, 온도변화로 인한 열변형 거동에 대한 광학실험과 해석을 수행하였다. 이를 위하여 실시간 모아레 간섭계를 이용하여 각 온도단계에서 변위분포를 나타내는 간섭무늬를 얻고, 그로부터 MEMS 패키지의 굽힘변형 거동 및 인장변형에 대한 해석을 수행하였다. MEMS 칩과 EMC 및 PCB의 열팽창계수 차이로 인하여 패키지는 $125^{\circ}C$ 이하에서는 전체적으로 아래로 볼록한 굽힘변형이 발생하였으며, 온도 $140^{\circ}C$를 정점으로 그 이상의 온도에서는 반대의 굽힘변형이 발생하였다. MEMS의 주파수에 영향을 줄 수 있는 칩 자체의 수축변형률은 약 $481{\times}10^{-6}$로 측정되어서 MEMS 설계시 이를 고려하여야 함을 알 수 있다.

• 센서학회지
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• 제24권6호
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• pp.379-384
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• 2015

An infrared image sensor is a core device in a thermal imaging system. The fabrication method of a focal plane array (FPA) is a key technology for a high resolution infrared image sensor. Each pixels in the FPA have $Si_3N_4/SiO_2$ membranes including legs to deposit bolometric materials and electrodes on Si readout circuits (ROIC). Instead of polyimide used to form a sacrificial layer, the feasibility of an amorphous silicon (${\alpha}-Si$) was verified experimentally in a $8{\times}8$ micro-bolometer array with a $50{\mu}m$ pitch. The elimination of the polyimide sacrificial layer hardened by a following plasma assisted deposition process is sometimes far from perfect, and thus requires longer plasma ashing times leading to the deformation of the membrane and leg. Since the amorphous Si could be removed in $XeF_2$ gas at room temperature, however, the fabricated micro-bolomertic structure was not damaged seriously. A radio frequency (RF) sputtered nickel oxide film was grown on a $Si_3N_4/SiO_2$ membrane fabricated using a low stress silicon nitride (LSSiN) technology with a LPCVD system. The deformation of the membrane was effectively reduced by a combining the ${\alpha}-Si$ and LSSiN process for a nickel oxide micro-bolometer.

• 마이크로전자및패키징학회지
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• 제16권2호
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• pp.33-42
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• 2009

뇌로부터 뉴런의 움직임을 탐지할 수 있는 폴리머 계열 기반의 유연한 뉴런 프로브가 개발되었다. 삽입 강도 증가를 위해서 5 ${\mu}m$ 두께의 생체 적합성이 우수한 금을 상하층 폴리머 사이에 전기도금 하였다. 개발된 뉴런 프로브는 실제 뇌 조직과 비슷한 강도를 지닌 젤에 조금의 균열도 없이 삽입되었다. 또한 기계적 잔류 스트레스 및 이로 인해 발생하는 뉴런 프로브의 휘어짐을 최소화하기 위하여 두 가지의 새로운 방법이 적용되었다; (1) 제작 완료 후 후열처리 과정을 통하여 잔류 스트레스를 최소화하는 방법 (2) 상하층을 서로 다른 물질로 제작하여 상호 간의 잔류 스트레스를 보상하는 방법. 위 두 가지의 방법을 적용한 후에는 제작된 직후 뉴런 프로브의 끝부분에서 보여졌던 휘어짐이 뚜렷하게 제거되었다. 전기적 특성 측정 결과 뉴런 프로브는 뇌로부터 뉴런의 신호를 기록하기에 적절한 임피던스 값을 가지고 있음을 보였으며 측정된 임피던스 값은 72시간 후에도 변함이 없었다. 또한 생체 외 신호 측정 실험 결과 제작된 프로브는 잔류 스트레스의 완전한 제거뿐만 아니라 우수한 신호 기록 능력을 보였다. 일주일 후에도 측정 결과에는 변함이 없었으며, 이는 제작된 전극이 생체 내에서 뉴런 파이어링(firing)으로부터 장기간의 안정적인 신호 기록의 가능성을 보인다고 할 수 있다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.140-140
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• 2018

The 3D interconnect technologies have been appeared, as the density of Integrated Circuit (IC) devices increases. Through Silicon Via (TSV) process is an important technology in the 3D interconnect technologies. And the process is used to form a vertically electrical connection through silicon dies. This TSV process has some advantages that short length of interconnection, high interconnection density, low electrical resistance, and low power consumption. Because of these advantages, TSVs could improve the device performance higher. The fabrication process of TSV has several steps such as TSV etching, insulator deposition, seed layer deposition, metallization, planarization, and assembly. Among them, TSV metallization (i.e. TSV filling) was core process in the fabrication process of TSV because TSV metallization determines the performance and reliability of the TSV interconnect. TSVs were commonly filled with metals by using the simple electrochemical deposition method. However, since the aspect ratio of TSVs was become a higher, it was easy to occur voids and copper filling of TSVs became more difficult. Using some additives like an accelerator, suppressor and leveler for the void-free filling of TSVs, deposition rate of bottom could be fast whereas deposition of side walls could be inhibited. The suppressor was adsorbed surface of via easily because of its higher molecular weight than the accelerator. However, for high aspect ratio TSV fillers, the growth of the top of via can be accelerated because the suppressor is replaced by an accelerator. The substitution of the accelerator and the suppressor caused the side wall growth and defect generation. The suppressor was used as Single additive electrodeposition of TSV to overcome the constraints. At the electrochemical deposition of high aspect ratio of TSVs, the suppressor as single additive could effectively suppress the growth of the top surface and the void-free bottom-up filling became possible. Generally, copper was used to fill TSVs since its low resistivity could reduce the RC delay of the interconnection. However, because of the large Coefficients of Thermal Expansion (CTE) mismatch between silicon and copper, stress was induced to the silicon around the TSVs at the annealing process. The Keep Out Zone (KOZ), the stressed area in the silicon, could affect carrier mobility and could cause degradation of the device performance. Cobalt can be used as an alternative material because the CTE of cobalt was lower than that of copper. Therefore, using cobalt could reduce KOZ and improve device performance. In this study, high-aspect ratio TSVs were filled with cobalt using the electrochemical deposition. And the filling performance was enhanced by using the suppressor as single additive. Electrochemical analysis explains the effect of suppressor in the cobalt filling bath and the effect of filling behavior at condition such as current type was investigated.

• 한국산학기술학회논문지
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• 제15권4호
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• pp.1838-1843
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• 2014

나노 임프린트 리소그래피는 수십 나노미터에서 수십 마이크론에 이르는 패턴을 간단하고 저비용으로 대면적 기판에 제작할 수 있어 차세대 패터닝 기술로 주목 받고 있다. 특히, 발광소자, 태양전지, 디스플레이 등의 분야에서는 저반사 나노패턴, 광결정 패턴 등 기능성 패턴을 제작하고 이를 적용하는 연구가 활발히 진행 중에 있다. NIL공정을 통해 성공적으로 패턴을 전사시키기 위해서는 적절한 공정조건의 선택이 필요하다. 이에 본 연구에서는 열 나노임프린트를 이용하여 모스아이 패턴을 전사할 때, 충전과정 및 잔류층 형성을 수치 해석하여 폴리머 레지스트의 점탄성 거동을 살펴 보았고, 레지스트 초기 코팅 두께의 변화 및 가압력의 변화가 충전과정 및 잔류층에 미치는 영향을 조사하였다. 해석결과 본 논문에서 고려된 PMMA의 경우, 4MPa 이상의 압력에서 100초 내로 충전공정이 완료되는 것으로 나타났다.

• 한국자기학회지
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• 제14권5호
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• pp.163-168
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• 2004

나노 두께의 NiFe의 자기적 특성을 살펴보기 위해 Si(100)/ $SiO_2$(200 nm)/Ta(5 nm)/N $i_{80}$F $e_{20}$(1～15 nm)의 구조를 ICP형 헬리콘 스퍼터로 제작하였다. 제작된 시편의 자기적 물성은 SQUID를 이용하여 $\pm$50 Oe에서의 4.2K와 300K에서 각각의 M-H loop를 측정하여 자기탄성에너지 변화와 보자력을 확인하였다. 또한 SQUID로 4.2K-300K에서의 M-T curve를 통해 온도에 따른 포화자화를 두께에 따라 살펴보았다. TEM을 사용하여 제작된 시편의 각 계면간의 미세구조를 살펴보았다 나노두께의 NiFe는 3 nm 이하에서는 $B_{bulk}$=0, $B_{surf}$=-3${\times}$$10^{-7}$(J/$m^2$)의 자기 탄성계수를 보였으며, 보자력은 급격히 증가하는 것을 확인하였다. 나노 두께의 퍼말로이는 계면효과에 의해서 벌크특성과 다른 자기탄성계수, 보자력, Ms의 변화가 발생하였다. 따라서 나노급 소자를 제작할 때 이러한 변화를 고려하여 설계하여야 하였다.

• 한국주조공학회지
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• 제40권3호
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• pp.85-96
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• 2020

The effect of an aluminum scrap addition ratio on the tensile and solidification cracking properties of the AC4A aluminum alloy in the as-cast state and heat-treated state were investigated in this study. Generally, the expected problem of using scrap in aluminum casting is an increase of hydrogen and Fe element inside the aluminum melt. Another issue is an oxide film which has a weak interface with the molten aluminum and acts as potent nucleation sites for internal porosity and crack initiation. Solidification cracking is one of the critical defects that must be resolved to produce high quality castings. A conventional evaluation method for solidification cracking is a relative and qualitative analysis method which does not provide quantitative data on the thermal stress in the solidification process. Therefore, a newly designed solidification cracking test apparatus was used in this study, and the device can provide quantitative data. As a result, after conducting experiments with different scrap addition ratios (0%, 20%, 35%, 50%), the tensile strengths and elongations in the as-cast state were 214, 187.7, 182.1 and 170.4MPa and 4.6%, 3.4%, 3.1% and 2.3%, respectively. In the case of the T6 heat-treated state, the tensile strengths and elongations were 314.9, 294.6, 293.1 and 271.1MPa and 5.4%, 4.6%, 3.8% and 3.1%, respectively. The strength of the solidification cracking was 3.1, 2.4, 2.2and 1.6MPa as the scrap addition ratio increases.