• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제6권10호
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• pp.407-414
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• 2017

다수의 태스크로 구성된 돈사 감시 응용은 내재된 데이터 병렬성을 활용하고 성능가속기를 사용하여 병렬 처리가 가능하다. 본 논문에서는 멀티코어 CPU와 매니코어 GPU로 구성된 이기종 컴퓨팅 플랫폼에서 돈사 감시 응용 수행 시 태스크 분배 방법을 제안한다. 즉, 각 태스크별로 OpenCL을 이용한 병렬 프로그램을 작성한 뒤, deviceCPU와 deviceGPU 각각에서 수행시켜 측정된 수행시간을 기준으로 가장 적합한 처리기를 결정한다. 제안 방법은 간단하지만 매우 효과적이고, CPU와 GPU로 구성된 이기종 컴퓨팅 플랫폼에서 다수의 태스크로 구성된 다른 응용을 병렬화하는 경우에도 적용될 수 있다. 실험 결과, 상이한 이기종 컴퓨팅 플랫폼에서 최적의 태스크 분배로 수행한 경우 가 전체 태스크들을 deviceGPU에서 수행한 GPU-only 방법에 비교하여 각각 2.7배, 8.7배, 2.7배 성능 개선이 되었음을 확인하였다.

• 정보기술응용연구
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• 제3권4호
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• pp.1-18
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• 2001

본 논문은 그룹 성과모형, 그룹 프로세스 유형, 그룹의 장단점을 살펴보았고, 현존하는 그룹웨어와 회의 지원시스템에 대해 조사하였다. 특히, 대부분의 기업에서 중요시하는 신상품 개발 팀의 업무 성과를 높이기 위한 방안으로 그룹 지원시스템이 제공해야 할 기능에 대해 논의하였다. 신상품 개발 팀을 위한 그룹 지원시스템은 프로세스에 참여하는 모든 구성원이 언제든지(Anytime), 어디에서든지(Anyplace) 신상품개발을 위해 협력할 수 있도록 지원기능을 제공하는 시스템이라 볼 수 있다. 지원시스템이 그룹의 성과를 높이려면 필요시에는 개별성, 병렬성, 익명성을 보장할 수 있어야 하며, 팀원 개인이 수행하는 업무와 공동으로 수행하는 업무를 둘 다 지원할 수 있어야 하고, 사전준비, 회의진행, 사후정리의 모든 과정에서 그룹 프로세스를 지원하면서 구성원의 창의력을 촉발시키고 그룹의 약점을 보완해주는 기능을 갖추어야 한다.

• International Journal of Contents
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• 제7권4호
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• pp.30-34
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• 2011

A Leader is a Coordinator that supports a set of processes to cooperate a given task. This concept is used in several domains such as distributed systems, parallelism and cooperative support for cooperative work. In completely asynchronous systems, there is no solution for the election problem satisfying both of safety and liveness properties in asynchronous distributed systems. Therefore, to solve the election problem in those systems, one property should be weaker than the other property. If an election algorithm strengthens the safety property in sacrifice of liveness property, it would not nearly progress. But on the contrary, an election algorithm strengthening the liveness property in sacrifice of the safety property would have the high probability of violating the safety property. In this paper, we presents a safety strengthened Leader Election protocol with an unreliable failure detector and analyses it in terms of safety and liveness properties in asynchronous distributed systems.

• 한국정보처리학회논문지
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• 제7권7호
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• pp.2060-2071
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• 2000

Scheduling parallel tasks, represented as a Directed Acyclic Graph (DAG) or task graph, on a multiprocessor system has been an important research area in the past decades. List scheduling algorithms assign priorities to a node or an edge in an input DAG, and then generate a schedule according to the assigned priorities. This appear proposes a list scheduling algorithms with effective method of priority assignments. The paper also analyzes the worst case performance and optimality condition for the proposed algorithm. The performance comparison study shows that the proposed algorithms outperforms existing scheduling algorithms especially for input DAGs with high communication overheads. The performance improvement over existing algorithms becomes larger as the input DAG becomes more dense and the level of parallelism in the DAG is increased.

• 전자통신동향분석
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• 제13권6호통권54호
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• pp.13-33
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• 1998

최근 2, 3년 사이에 국내에서도 많은 병렬 머신이 도입되면서 병렬처리에 대한 관심이 높아지고 있다. 본 고에서는 미국에서 최근 고성능 컴퓨팅 기술 개발 사업의 일환으로 추진하고 있는 Grand Challenge Problems에 속하지만 다른 과학계산 응용과는 특성이 다른 컴퓨터 비전 태스크를 병렬화 하는 여러 가지 방법에 대해 살펴본다. 먼저 컴퓨터 비전 태스크와 이를 병렬화 할 때 일반적인 특징에 대해서 설명한다. 그리고 하위 레벨(low-level), 중간 레벨(intermediate-level), 상위 레벨(high-level) 태스크 각각을 예로 들면서 병렬처리 방법에 대해 설명한 후, 여러 레벨의 비전 태스크를 종합적으로 병렬화 할 때 제기되는 문제로서 태스크 병렬성(task parallelism) 및 이질적 처리(heterogeneous processing)에 대해서 알아본다. 마지막으로 이러한 컴퓨터 비전 태스크에서의 여러가지 병렬처리에 대한 벤치마크에 대하여 살펴본다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권12호
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• pp.3096-3117
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• 2013

To execute the performance driven Grid applications, an effective and scalable workflow scheduling is seen as an essential. To optimize cost & makespan, in this paper, we propose a Scalable Cost-Time Trade-off (SCTT) model for scheduling workflow tasks. We have developed a heuristic algorithm known as Scalable Cost-Time Trade-off Scheduling (SCTTS) with a lower runtime complexity based on the proposed SCTT model. We have compared the performance of our proposed approach with other heuristic and meta-heuristic based scheduling strategies using simulations. The results show that the proposed approach improves performance and scalability with different workflow sizes, task parallelism and heterogeneous resources. This method, therefore, outperforms other methods.

• Journal of Electrical Engineering and information Science
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• 제2권4호
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• pp.1-7
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• 1997

A multiprocessor microprocessor named SMPC(scaleable multiprocessor chip) that contains tow IU (integer unit) is presented in this paper. It can execute multiple instructions from several tasks exploiting task-level parallelism that is free from instruction dependencies, and provide high performance and throughput on both single program and multiprogramming environments. the IU is a 32-bit scalar processor expecially designed to boost up the performance of string manipulations which are frequently used in RDBMS(relational data base management system) applications. A memory management unit and a data cache shared by two IUs improve the performance and reduce the chip area required. ETH SMPC is implemented in VLSI circuit by custom design and automated design tools.

• 대한산업공학회지
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• 제29권1호
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• pp.49-64
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• 2003

Although assembly sequence planning is an essential task in assembly process planning, it is known as one of the most difficult and time consuming jobs because its complexity is increased geometrically when the number of parts in an assembly is increased. The purpose of this study is to develop a more efficient algorithm for generating assembly sequences automatically. By considering subassemblies, a new heuristic method generates a preferred parallel assembly sequence that can be used in robotic assembly systems. A parallel assembly sequence concept provides a new representation scheme for an assembly in which the assembly sequence precedence information is not required. After an user inputs both the directional mating relation information and the mating condition information, an assembly product is divided into subgroups if the product has cut-vertices. Then, a virtual disassembly process is executed to generate alternate parallel assembly sequences with intermediate assembly stability. Through searching parts relations in the virtual disassembly process, stable subassemblies are extracted from translation-free parts along disassembling directions and this extraction continues until no more subassemblies are existed. Also, the arithmetic mean parallelism formula as a preference criterion is adapted to select the best parallel assembly sequence among others. Finally a preferred parallel assembly sequence is converted to an assembly BOM structure. The results from this study can be utilized for developing CAAPP(Computer-Aided Assembly Process Planning) systems as an efficient assembly sequence planning algorithm.

• 한국컴퓨터정보학회논문지
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• 제27권2호
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• pp.1-8
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• 2022

본 논문에서는 개미 집단 시스템(ant colony system)을 통한 순회 외판원 문제(traveling salesman problem)를 효과적으로 해결하기 위해 GPU 기반 병렬 알고리즘을 설계 구현하였다. TSP에서 동시에 수백 또는 수천의 탐색 여정(tour)을 생성하는 반복 과정을 GPU의 작업 병렬성을 활용하여 처리성능을 개선하고, 페로몬 자취 데이터의 업데이트 과정은 32x32의 쓰레드 블럭을 사용하여 데이터 병렬성을 적극 활용하였다. 특히 다중 쓰레드의 메모리 동시 접근을 통해 연속 메모리공간의 병합 접근 효과와 공유 메모리의 동시 접근을 지원하였다. 본 실험은 TSPLIB에서 제공되는 127개부터 1002개에 이르는 도시 데이터를 사용하였고, Intel Core i9-9900K CPU와 Nvidia Titan RTX 시스템을 사용하여 순차 알고리즘과 병렬 알고리즘의 성능을 비교하였다. GPU 병렬화에 의한 성능 향상은 약 10.13~11.37배의 성능 개선 효과를 보였다.

• 전자공학회논문지
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• 제52권3호
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• pp.116-126
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• 2015

분산 이기종 시스템에서 병렬 응용프로그램의 성능은 태스크를 스케줄링하는 방법에 따라 크게 영향을 받는다. 따라서 병렬 응용프로그램의 성능에 영향을 미치는 요소들을 태스크 스케줄링에 반영함으로써 주어진 환경 내에서 최적의 결과를 도출할 수 있도록 해야 한다. 일반적으로 병렬 응용프로그램의 전체 처리시간에 영향을 미치는 결정적 요소는 입력 그래프의 임계경로이다. 본 논문에서는 임계 경로 상의 임계노드를 고려한 태스크 스케줄링 알고리즘인 CLTS를 제안한다. CLTS는 우선순위 결정 단계에서 계층화를 통해 노드의 병렬처리 효율을 향상시키고 임계노드 처리에 의한 지연시간을 단축시킬 수 있도록 우선순위를 결정한다. 또 프로세서 할당 단계에서는 조건적으로 복제 기반 정책, 혹은 삽입 기반 정책을 사용하여 노드를 프로세서에 할당함으로써 전체 처리시간을 단축시킨다. 제안한 CLTS의 성능 평가를 위해 기존의 리스트 스케줄링 알고리즘인 HCFPD, DCPD와 함께 성능을 비교 평가하였다. 시뮬레이션을 통해 CLTS는 평균 SLR을 기준으로 HCPFD 대비 7.29%, DCPD 대비 8.93% 향상되었고, Speedup을 기준으로 HCPFD 대비 9.21%, DCPD 대비 7.66% 향상된 성능을 보임을 확인하였다.