• 대한전자공학회논문지
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• 제24권6호
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• pp.992-997
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• 1987

This paper describes the design and fabrication of an integrated circuit that can separate the horizontal SYNC., vertical SYNC. and composite SYNC. signal included in a composite video signal. The circuit that is based on the comparator level samplign method can separate a stable SYNC. signal even from an external circuit with large variation. It has been fabrivated by the SST bipolar process. Its chip size is 1.5x1.5mm\ulcorner As a result, we succeeded in fabrication of IC which satisfied DC characteristics and SYNC. singal separator function.

• 대한전자공학회논문지
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• 제15권6호
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• pp.52-65
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• 1978

회로 해석 프로그램을 이용한 컴퓨터에 의한 칼라 TV 나로 설계를 시도하여 보았다. 칼라 TV의 colorplexed composite video signal은 여러가지 신호가 합쳐진 복합 신호이므로 칼라 TV 회로 설계를 하는 데에는 곤란한 점이 많다. 이 논문에서는 적절한 해석 프로그램을 선정하여 칼라 TV의 Y 영상회로, 색신호 증폭회로, AGC 회로 및 동기분리회로를 설계하는 방법을 기술하였다. 그리고 그 설계 방법이 타당함을 실험적으로 확인하였다.

• 한국통신학회논문지
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• 제17권3호
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• pp.247-259
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• 1992

본 연구에서는 이동 통신의 AMPS 방식에서 통화를 하기 위해 셀 사이트와 이동체간에 오고 가는 데이터를 분석한 후, 광대역 데이터를 처리하기 위한 시스템을 설계하고 제작하였다. AMPS 방식에서 이동체가 셀 사이트와 통화를 하기 이전에 채널의 상태를 판단하는데 필요한 BUSY / IDLE 비트를 추\ulcorner라흔 회로, 동기 감지 회로, 인터럽트 방식의 데이터 송,수신 회로 및 적은 버퍼 용량을 차지하면서 실시간 처리를 할 수 있는 majority vote, BCH 인코딩 및 디코딩을 하는데 있어서 기존 방법에 따른 계산상의 복잡성을 해결하는 실시간 처리 소프트 웨어를 제안하였다.

• 한국항행학회논문지
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• 제11권2호
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• pp.163-169
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• 2007

본 논문에서는 x-ray 영상시스템의 영상을 획득하기 위하여 x-ray 발생기와 영상획득시스템 사이의 동기를 맞추어 주는 트리거 발생기를 연구분석 하였다. 무선 트리거 발생기는 디지털영상 획득시스템으로부터 영상획득의 시작을 지시할 수 있는 ACQ_START 신호와 영상획득의 끝을 알리는 ACC_END 신호를 발생시킬 수 있도록 설계하였다. 디지털 영상의 획득은 ACQ_START 신호와 ACQ_END 신호 사이의 시간동안에만 정확하게 이루어지며 무선 원격 x-ray 신호의 검출을 통하여 유선통신 프로토콜 없이 정확한 x-ray 영상의 획득이 가능하고 20 mAs 의 x-ray 레벨에서 3.5 line pair /mm 분해능을 나타냄을 확인하였다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.81-88
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• 2004

본 논문에서는 차세대 디지털 방송규격인 지상파 DM용 Outer 인코더/디코더를 설계하고 ALTERA의 FPGA를 이용하여 구현하고 검증하였다. 인코더 부분에서는 입력되는 MPEG-2 TS 패킷(188바이트)으로부터 비트 시리얼 알고리즘을 이용한 RS(Reed-Solomon) 인코더를 이용해 패리티 바이트(16바이트)를 생성하고 군집에러를 효과적으로 수정하기 위해 콘볼루션 인터리버를 구현해 데이터를 분산 출력 시켰다. 디코더 부분에서는 인코더에서 송신된 데이터에서 DMB에 적합한 동기 바이트 검출하는 알고리즘을 제시하였으며, RS디코더는 수정된 유클리드 알고리즘을 적용하여 회로구성을 간략화 하였다. 본 시스템은 하나의 패킷에서 최대 8바이트의 에러를 수정할 수 있고, C언어를 이용하여 알고리즘을 검증하고 VHDL로 작성하였으며, FPGA 칩 상에서 회로를 검증하였다.