• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.543-543
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• 2013

Thin-film transistors (TFTs) based on oxide semiconductors have been regarded as promising alternatives for conventional amorphous and polycrystalline silicon TFTs. Oxide TFTs have several advantages, such as low temperature processing, transparency and high field-effect mobility. Lots of oxide semiconductors for example ZnO, SnO2, In2O3, InZnO, ZnSnO, and InGaZnO etc. have been researched. Particularly, zinc-tin oxide (ZTO) is suitable for channel layer of oxide TFTs having a high mobility that Sn in ZTO can improve the carrier transport by overlapping orbital. However, some issues related to the ZTO TFT electrical performance still remain to be resolved, such as obtaining good electrical contact between source/drain (S/D) electrodes and active channel layer. In this study, the bottom-gate type ZTO TFTs with staggered structure were prepared. Thin films of ZTO (40 nm thick) were deposited by DC magnetron sputtering and performed at room temperature in an Ar atmosphere with an oxygen partial pressure of 10%. After annealing the thin films of ZTO at $400^{\circ}C$ or an hour, Cu, Mo, ITO and Ti electrodes were used for the S/D electrodes. Cu, Mo, ITO and Ti (200 nm thick) were also deposited by DC magnetron sputtering at room temperature. The channel layer and S/D electrodes were defined using a lift-off process which resulted in a fixed width W of 100 ${\mu}m$ and channel length L varied from 10 to 50 ${\mu}m$. The TFT source/drain series resistance, the intrinsic mobility (${\mu}i$), and intrinsic threshold voltage (Vi) were extracted by transmission line method (TLM) using a series of TFTs with different channel lengths. And the performances of ZTO TFTs were measured by using HP 4145B semiconductor analyzer. The results showed that the Cu S/D electrodes had a high intrinsic field effect mobility and a low effective contact resistance compared to other electrodes such as Mo, ITO and Ti.

• 상하수도학회지
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• 제23권5호
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• pp.557-564
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• 2009

A combined sewer system can quickly drain both storm water and sewage, improve the living environment and resolve flood measures. A combined sewer system is much superior to separate sewer system in reduction of the non-point source pollutant load. However, during rainfall. it is impossible in time, space and economic terms to cope with the entire volume of storm water. A sewage system that exceeds the capacity of the sewer facilities drain into the river mixed with storm-water. In addition, high concentration of CSOs by first-flush increase pollution load and reduce treatment efficiency in sewage treatment plant. The aim of this study was to develope a processing unit for the removal of high CSOs concentrations in relation to water quality during rainfall events in a combined sewer. The most suitable operational design for processing facilities under various conditions was also determined. With a designed discharge of 19.89 m/min, the removal efficiency was good, without excessive overflow, but it was less effective in relation to underflow, and decreased with decreasing particle size and specific gravity. It was necessary to lessen radius of vortex separator for increasing inlet velocity in optimum range for efficient performance, and removal efficiency was considered to high because of rotation increases through enlargement of comparing height of vortex separator in diameter. By distribution of influent particle size, the actual turbulent flow and experimental results was a little different from the theoretical removal efficiency due to turbulent effect in device.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.154-154
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• 2012

Flexible complementary inverters based on thin-film transistors (TFTs) are important because they have low power consumption and high voltage gain compared to single type circuits. We have manufactured flexible complementary inverters using pentacene and amorphous indium gallium zinc oxide (IGZO) for the p-channel and n-channel, respectively. The circuits were fabricated on polyimide (PI) substrate. Firstly, a thin poly-4-vinyl phenol (PVP) layer was spin coated on PI substrate to make a smooth surface with rms surface roughness of 0.3 nm, which was required to grow high quality IGZO layers. Then, Ni gate electrode was deposited on the PVP layer by e-beam evaporator. 400-nm-thick PVP and 20-nm-thick ALD Al2O3 dielectric was deposited in sequence as a double gate dielectric layer for high flexibility and low leakage current. Then, IGZO and pentacene semiconductor layers were deposited by rf sputter and thermal evaporator, respectively, using shadow masks. Finally, Al and Au source/drain electrodes of 70 nm were respectively deposited on each semiconductor layer using shadow masks by thermal evaporator. The characteristics of TFTs and inverters were evaluated at different bending radii. The applied strain led to change in voltage transfer characteristics of complementary inverters as well as source-drain saturation current, field effect mobility and threshold voltage of TFTs. The switching threshold voltage of fabricated inverters was decreased with increasing bending radius, which is related to change in parameters of TFTs. Throughout the bending experiments, relationship between circuit performance and TFT characteristics under mechanical deformation could be elucidated.

• 융합신호처리학회논문지
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• 제11권2호
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• pp.163-168
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• 2010

본 논문에서는 전력용 반도체 소자를 위한 과열보호시스템의 설계 및 구현에 관한 내용을 다룬다. 제안된 시스템은 전력용 반도체 소자의 온도를 검출하기 위해서 별도의 온도센서나 트랜지스터를 사용하는 기존의 방법과 달리 파워 MOSFET의 $R_{ds(on)}$ 특성만을 이용한다. 과열보호를 위한 제안된 방법은 IRF840 파워 MOSFET를 이용하여 성공적으로 시험되었다. 제안된 과열보호 알고리즘을 구현하기 위해 PIC 마이크로컨트롤러인 PIC16F877A 소자를 사용하였다. 내장된 10-bit A/D 변환기는 IRF840의 소스와 드레인 전압변화를 검출하기 위해 이용된다. 측정된 소스-드레인 간 전압으로부터 도출된 온도-저항 간의 관계식은 파워 MOSFET의 게이트 트리거 신호를 제어한다. 만약 검출된 온도 전압의 임계값이 설정된 임의의 보호온도 전압 값을 초과할 때 마이크로컨트롤러는 파워 MOSFET으로부터 트리거 신호를 제거시켜 파워 MOSFET이 과열되는 것을 방지한다. 실험결과는 제안된 시스템이 정확도 측면에서 1.5%의 오차 이내로 정확함을 보여주었다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.1-9
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• 2000

미세구조 N-채널 MOSFET의 게이트-소스 전압에 의존하는 유효 채널 캐리어 이동도와 소스 및 드레인 기생저항의 정확한 분리 추출을 위해서 새로운 ERM-방법을 제안하였다. ERM-방법은 선형영역에서 동작하는 게이트 길이가 다른 두개의 소자($W_m/L_m=30{\mu}m/0.6{\mu}m, 30{\mu}m/1{mu}m$)에 적용되었고 유효 채널 캐리어 이동도를 모델링하고 추출하는 과정에서 게이트-소스 전압에 의존하는 소스 및 드레인 기생저항의 영향을 고려하였다. ERM-방법으로 추출된 특성변수들을 사용한 해석적 모델식과 소자의 측정데이터를 비교해본 결과 오차가 거의 없이 일치하는 것을 확인하였다. 따라서, ERM-방법을 사용하면 대칭구조 및 비대칭구조 소자의 유효 채널 캐리어 이동도, 소스 및 드레인 기생저항과 다른 특성변수들을 정확하고 효율적으로 추출할 수 있을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.879-882
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• 2015

본 연구에서는 시뮬레이션을 통해 채널 폭과 채널 도핑 형태에 따른 수직형 나노와이어 GAA MOSFET의 특성을 비교, 분석하였다. 첫 번째로, 드레인의 끝부분을 20nm로 고정시키고 소스의 끝부분이 30nm, 50nm, 80nm, 110nm로 식각된 모양으로 설계한 구조의 특성을 비교, 분석하였다. 두 번째로는 드레인, 채널, 소스의 폭이 50nm로 일정한 직사각형 모양의 구조를 설계하였다. 이 구조를 기준으로 삼아 드레인의 끝부분이 20nm가 되도록 식각된 사다리꼴 모양과 반대로 소스의 끝부분이 20nm가 되도록 식각된 역 사다리꼴 모양의 구조를 설계하여 위 세 구조의 특성을 비교, 분석하였다. 마지막으로는 폭 50nm의 직사각형 구조의 채널을 다섯 구간으로 나누어 도핑 형태를 다양하게 변화시킨 것의 특성을 비교, 분석하였다. 첫 번째 시뮬레이션에서는 채널 폭이 가장 작을 때, 두 번째 시뮬레이션에서는 사다리꼴 모양의 구조일 때, 세 번째 시뮬레이션에서는 채널의 중앙 부분이 높게 도핑 되었을 때 가장 좋은 특성을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.255-255
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• 2010

Recently, nonvolatile memories (NVM) of various types have been researched to improve the electrical performance such as program/erase voltages, speed and retention times. Also, the charge trap memory is a strong candidate to realize the ultra dense 20-nm scale NVM. Furthermore, the high charge efficiency and the thermal stability of SiC nanocrystals NVM with single $SiO_2$ tunnel barrier have been reported. [1-2] In this study, the SiC charge trap NVM was fabricated and electrical properties were characterized. The 100-nm thick Poly-Si layer was deposited to confined source/drain region by using low-pressure chemical vapor deposition (LP-CVD). After etching and lithography process for fabricate the gate region, the $Si_3N_4/SiO_2/Si_3N_4$ (NON) and $SiO_2/Si_3N_4/SiO_2$ (ONO) barrier engineered tunnel layer were deposited by using LP-CVD. The equivalent oxide thickness of NON and ONO tunnel layer are 5.2 nm and 5.6 nm, respectively. By using ultra-high vacuum magnetron sputtering with base pressure 3x10-10 Torr, the 2-nm SiC and 20-nm $SiO_2$ were successively deposited on ONO and NON tunnel layers. Finally, after deposited 200-nm thick Al layer, the source, drain and gate areas were defined by using reactive-ion etching and photolithography. The lengths of squire gate are $2\;{\mu}m$, $5\;{\mu}m$ and $10\;{\mu}m$. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer, E4980A LCR capacitor meter and an Agilent 81104A pulse pattern generator system. The electrical characteristics such as the memory effect, program/erase speeds, operation voltages, and retention time of SiC charge trap memory device with barrier engineered tunnel layer will be discussed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.265-275
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• 2010

In this work, reliable methodology for device design is presented. Based on this method, the underlap length has been optimized for minimizing the gateinduced drain leakage (GIDL) in a 22-nm node 4-terminal (4-T) silicon-on-insulator (SOI) fin-shaped field effect transistor (FinFET) by TCAD simulation. In order to examine the effects of underlap length on GIDL more realistically, doping profile of the source and drain (S/D) junctions, carrier lifetimes, and the parameters for a band-to-band tunneling (BTBT) model have been experimentally extracted from the devices of 90-nm channel length as well as pnjunction test element groups (TEGs). It was confirmed that the underlap length should be near 15 nm to suppress GIDL effectively for reliable low standby power (LSTP) operation.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2003년도 춘계공동학술대회논문집
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• pp.165-170
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• 2003

파랑에너지를 차단하고 항내 정온을 확보하기 위해 설치된 외곽시설인 방파제는 불투과성이기 때문에 항만을 폐쇄성으로 만들 수 있으며, 외간의 해수교환은 급격히 감소될 수 있다. 항만개발의 최근 추세는 항내의 수질 보호와 친수성이 강조되어, 기존의 불투과성 방파제의 일부에 투과성으로 설계한 제체투과성 해수교환방파제를 설치하여 외해의 에너지가 항내로 전달되어 항내 오염물질의 희석률 증대와 함께 외해로 배출되도록 하고 있다. 오염이 심화된 항만에서 항내 수질을 개선하기 위한 방안은 육상오염원을 제거하는 것이 최선이나, 폐쇄성이 큰 항만의 경우, 외해와의 해수순환을 강화시켜야만 한다. 즉, 기존의 항만에서의 항내 수질개선을 위해서 외곽시설의 일부에 해수소통구를 두는 방법이 가장 최선이라 할 수 있다. 본 연구에서는 항내 오염이 심각한 항만을 대상으로 하여, 해수소통구를 통한 해수순환 양상을 검토하고 수반되는 해수교환을 검토하고자 한다. 이를 위해 해수유동 및 오염확산 수치모델을 구축하고 대안에 따른 항내의 해수순환 및 해수교환을 평가하였다.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.10-17
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• 2008

본 논문은 설비진단에 있어 크랙 성장부터 누설에 이르기까지 결함으로 발생하는 AE 신호를 통하여 위치를 표정하여 진단 시스템의 오차를 줄이는 것이다. wavelet을 이용한 잡음 제거로서 위치표정의 개선을 제안하였고, 실험을 위한 신호원으로 알루미늄 평판에 샤프심 파단음을, 공기압축기의 누설음을 사용하였다. 신호원에 대하여 웨이블릿 Shrinkage방법과 Soft Threshold을 이용한 신호의 잡음제거 및 시간 도달차 법과 물성치를 적용한 속도 값으로 시뮬레이션을 통하여 위치표정 결과를 확인하였다. 그 결과 웨이블릿 변환을 이용한 잡음제거는 크랙실험의 경우 평균거리 10.46mm이하로 30% 이상과 누설 실험의 경우 평균필터에 비해 2%의 개선된 위치표정을 확인하였다.