• 전기전자학회논문지
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• 제13권2호
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• pp.101-107
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• 2009

집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.96-102
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• 2008

SoC의 버스 구조에는 싱글버스와 다중버스로 구분된다. 싱글버스는 전송을 원하는 여러 개의 마스터 중 선택된 하나의 마스터만이 데이터 트랜잭션을 수행할 수 있다. 반면에 다중버스는 개별적으로 동작이 가능한 버스를 브리지를 통해 연결하여 각각의 버스에서 여러 데이터를 병렬 처리할 수 있다. 그러나 현재의 버스에서 다른 버스로 데이터 통신을 수행할 경우, 레이턴시가 급격하게 증가할 수 있다. 게다가, 다중버스의 성능은 마스터의 개수, 슬레이브의 종류 등에 따라 쉽게 바뀔 수가 있다. 이에 본 논문에서는 TLM(Transaction Level Model) 시뮬레이션 방법을 이용하여 마스터의 개수, SDRAM, SRAM, 레지스터 등의 슬레이브 종류에 따른 싱글버스와 다중버스 아키텍처의 성능을 정량적으로 비교 분석하였다.

• 대한교통학회지
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• 제14권1호
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• pp.69-80
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• 1996

In most cities, travel demand is distributed along long corridors and its destinations tend to concentrate in a central business district. For this kind of many-to-one or one-to-many travel demand pattern, a zonal operation of buses can be an efficient bus operation technique in which a long bus-demand corridor is divided into service zones and each service zone is provided with its own bus route connecting the service zone and single destination separately. This paper develops models of the total transportation costs for a single-zone operation and 2-zonal operation of buses for a long demand corridor with single destination in terms of various cost parameters, demand density, bus operation speeds, and location of the boundary between two service zones. In this study the total transportation cost is assumed to consist of the bus operation cost, passenger waiting cost and passenger travel time cost. It was proved that a zonal operation of buses can be more efficient than a single-zone operation for certain circumstances of the system and an boundary condition between two operation techniques was obtained. Also, several case studies were performed for various values of the cost parameters.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.94-101
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• 2010

최근 여러 개의 프로세서 및 메모리를 한 개의 칩에 구현하여 다양한 알고리즘을 구현하는 Multi-Processor System-on-Chip (MPSoC) 설계가 가능해지면서, 프로세서 간 interconnection을 최적화 하는 문제가 중요해졌다. Application에 따라서 최적 interconnection이 다르기 때문에, 체계적으로 다양한 사양에 적합한 interconnection 구조를 설계하는 방법이 필요하다. 본 논문에서는 프로세서가 4~16개 정도인 MPSoC application에서는 버스 구조가 적절한 점에 주목하여, 간단한 arbitration이 특징인 Single Arbitration Multiple Bus Accesses (SAMBA) 형 버스 구조를 이용하여, 다양한 application에 대한 성능 제약 조건을 만족하는 저비용 버스 구조를 찾는 새로운 방법을 제안하였다. 다양한 Application을 실험에 이용하여, 제안한 방법으로 성능 제약 조건 내에서 저비용 버스 구조를 찾았다. 같은 성능으로 최적화 전의 구조에 비해서 버스 분할에 필요한 로직 사용이 경우에 따라 약 50% 이상 감소한다. 또한 다양한 성능 조건에 대한 저비용 버스 구조를 찾을 수 있었다.

• 한국항해항만학회지
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• 제27권4호
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• pp.479-484
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• 2003

지선버스 노선선정의 경우, 전체 네트워크로서의 노선선정 보다는 지하철 역 등의 특정 기ㆍ종점과의 연계차원에서 단일 노선으로 취급하여 노선선정을 행함이 바람직하다. 본 연구에서는 이와 같은 관점 하에 정류장 대기시간, 환승시간 등은 고려하지 않고, 일정 기ㆍ종점을 연결하는 지선노선 선정을 위한 간편 기법을 구축하였다. 검토대상 도로망 한정, 허용노선장에 의한 후보노선의 열거, 노선평가치에 의한 최종 노선의 선정 등의 3가지 단계를 통해 지선기능으로서의 마을버스 노선을 선정하는 기법을 구축하였다.

• 전력전자학회논문지
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• 제27권2호
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• pp.126-133
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• 2022

This study proposes a suppression of zero sequence current (ZSC), which is caused by zero sequence voltage (ZSV) for a dual two-level inverter with single DC bus. Large output voltages enable the dual inverter with single DC bus to improve a system efficiency compared with single inverter. However, the structure of dual inverter with single DC bus inevitably generates ZSC, which reduces the system efficiency and causes a current ripple. ZSV is also produced by dead time, and its magnitude is determined by the DC bus and current direction. This study presents a novel space vector modulation method that allows the instantaneous suppression of ZSC. Based on a condition where a switching period is twice a sampling (control) period, the proposed control method is implemented by injecting the offset voltage at the primary inverter. This offset voltage is injected in half of the switching period to suppress the ZSC. Simulation and experiments are used to compare the proposed and conventional methods to determine the ZSC suppression performance.

• 한국시뮬레이션학회논문지
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• 제3권1호
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• pp.29-42
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• 1994

The architecture of a MIMD-type parallel computer system is specified: a simulator is developed to support design and evaluation of systems based on the architecture: and conducted with the simulator to evaluate system performance. The horizontal/vertical-bus(H/V-bus) system architecture provides an NxN array of processing elements which communicate with each other through a network of N horizontal buses and N vertical buses. The simulator, written in SLAM II and FORTRAN, is designed to provide high-resolution in simulating the IPC mechanism. Parameters provide the user with independent control of system size, PE speed and IPC mechanism speed. Results generated by the simulator include execution times, PE utilizations, queue lengths, and other data. The simulator is used to study system performance when a partial differential equation is solved by parallel Gauss-Seidel method. For comparisons, the benchmark is also executed on a single-bus system simulator that is derived from the H/V-bus system simulator. The benchmark is also solved on a single PE to obtain data for computing speedups. An extensive analysis of results is presented.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 A
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• pp.458-460
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• 2001

This paper described the unbalanced voltage on the tertiary bus of a single Phase auto transformer in the case of parallel operation with different manufacturer at each Phase. The unbalanced capacitances between primary to secondary winding, secondary to tertiary winding and primary to tertiary winding makes unbalanced bus voltage in the tertiary bus side. The unbalanced voltage let the surge arrester to operate in the power frequency range, and it causes the arrester to burn out. The failure of the arrester at one phase makes line to ground fault, which lead to the surge arrester failure of the other two phase on the tertiary bus.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• Journal of Electrical Engineering and Technology
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• 제9권2호
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• pp.379-389
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• 2014

Low frequency oscillations (LFOs) are load angle oscillations that have a frequency between 0.1-2.0 Hz. Power system stabilizers (PSSs) are very effective controllers in improvement of the damping of LFOs. PSSs are designed by linearized models of the power system. This paper presents a new model of the power system that has the advantages of the Single Machine Infinite Bus (SMIB) system and the multi machine power system. This model is named a single machine normal-bus (SMNB). The equations that describe the proposed model have been linearized and a lead PSS has been designed. Then, particle swarm optimization technique (PSO) is employed to search for optimum PSS parameters. To analysis performance of PSS that has been designed based on the proposed model, a few tests have been implemented. The results show that designed PSS has an excellent capability in enhancing extremely the dynamic stability of power systems and also maintain coordination between PSSs.