• 한국정보통신학회논문지
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• 제6권5호
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• pp.703-717
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• 2002

본 논문은 가변형 공유 버퍼 ATM 스위치의 구조 및 VLSI 구현에 관한 연구이다. 본 논문에서 설계한 단일 칩 공유 버퍼 ATM 스위치는 4ns접근속도의 가변형 파이프라인 방식 공유 버퍼를 내장하고 기존의 공유 버퍼 ATM 스위치들이 가지는 메모리 사이클 시간 제한을 해결한다. 내장 버퍼의 가변성을 이용하여 유연한 스위칭 성능을 지원하고 버퍼 메모리 제어와 주소 큐 제어의 독립성을 이용하여 포트 사이즈의 가변성을 제공한다. 제안된 ATM 스위치는 스위치 사이즈와 버퍼 사이즈의 가변성을 이용하여 복잡한 회로의 재설계 없이 용량 및 성능을 재구성할 수 있다. 0.6um CMOS 기술의 설계된 칩은 동작 주파수 800MHz, 640Mbps/port, 4 ${\times}$ 4 Switch Size를 지원한다.

• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.147-162
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• 2002

고속 입출력 장치를 갖는 다중 프로세서 시스템은 데이터의 처리 성능 향상과 함께 입출력의 집중화에 따른 병목 현상을 줄여줄 수 있다. 이 때 프로세서간의 데이터 전송에 사용되는 공유 메모리는 그 구성과 이용 방법에 따라 시스템 성능에 많은 영향을 미치게 되는데, 본 논문에서는 공유 메모리의 사용방법을 비동기, 메일박스를 통한 인터럽트 전달인지 방식으로 설정한 후 버퍼 및 공유 메모리의 최적 사용량을 예측할 수 있는 모델에 대해 연구하였다. 시스템에 주어지는 입출력 데이터는 이더넷(IEEE 802.3) 망에 흐르는 패킷을 모델로 하며, 이의 대역폭과 burstiness(패킷의 집중화 정도)에 따른 메모리 사용 상황에 대해 살펴보았다. 고속 이더넷(Fast Ethernet) 환경 하에서 시뮬레이션 및 실험에 의해 시스템의 입출력 대역폭뿐만 아니라 패킷의 집중화 정도에 따라서도 버퍼 및 공유 메모리의 사용량이 달라지며, 두 메모리 사이의 사용량에 대한 상관관계가 성립될 수 있음을 알 수 있다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.39-47
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• 1998

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

• 융합신호처리학회논문지
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• 제7권3호
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• pp.136-142
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• 2006

공유 메모리 관리를 위한 기존의 방법들은 가상 큐 길이의 정적 제한을 통해 일정 크기의 버퍼 할당을 보장하려는 방식과 전체 버퍼 공간의 할당 측면에서 공유 버퍼의 이용률을 높이고자 하는 방식 등으로 나눌 수 있다. 완전공유 방식의 경우 낮은 트래픽 부하에서 높은 메모리 공유 효과를 보이나 트래픽 부하가 높아지면 특정 가상큐가 공유 메모리를 과다하게 점유하는 것을 방지하는 의미에서의 보호 효과를 거의 기대하기 힘들다. 반대로 정적 임계치 방식의 경우 트래픽 조건 변화에 따른 적절한 임계치 설정이 불가능하다. 본 논문에서는 공유 메모리의 공정 할당이라는 단순한 기능을 가지는 동적 임계치 방식을 확장하여 구현이 용이하고 높은 메모리 이용률과 서비스 품질기능 측면에서 우선 순위에 따른 차등 적인 패킷처리 기능을 갖는 가중형 동적 임계치 방식을 제안하고 컴퓨터 시뮬레이션을 통하여 그 성능을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.899-902
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• 2005

마이크로프로세서의 성능 저하를 일으키는 주된 원인은 분기에 의한 파이프라인의 정지이다. 분기타겟 버퍼는 분기를 예측하여 다음 실행 명령어의 주소를 제공한다. 이로써 마이크로프로세서의 자연스런 명령어의 실행 흐름은 끊어지지 않게 되고 높은 성능 향상을 기대할 수 있다. 본 논문에서는 가상주소를 실제주소로 바꾸어 주는 TLB와 분기 타겟 버퍼가 각각 가지고 있는 태그 메모리를 공유하는 구조를 제안한다. 이러한 공유 태그 구조의 이점은 2개의 태그 메모리를 하나로 공유함으로써 칩 면적의 감소를 꾀하고 분기 예측 속도를 향상시킬 수 있다는 점이다. 또한, 이러한 구조는 주소로 사용되는 비트 수가 커지거나 여러 개의 명령어를 동시에 실행할 수 있는 구조에서 이점이 더욱 커지기 때문에 향후 개발되는 마이크로프로세서에서 더욱 유용하게 사용될 수 있을 것이다.

• 디지털산업정보학회논문지
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• 제12권4호
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• pp.71-79
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• 2016

This study proposes a performance model of a shared bus multi-processor system and analyzes the effect of input/output types on system performance and overload of shared resources. This system performance model reflects the memory reference time in relation to the effect of input/output types on shared resources and the input/output processing time in relation to the input/output processor, disk buffer, and device standby places. In addition, it demonstrates the contribution of input/output types to system performance for comprehensive analysis of system performance. As the concept of workload in the probability theory and the presented model are utilized, the result of operating and analyzing the model in various conditions of processor capability, cache miss ratio, page fault ratio, disk buffer hit ratio (input/output processor and controller), memory access time, and input/output block size. A simulation is conducted to verify the analysis result.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 한국자동제어학술회의논문집(국내학술편); 포항공과대학교, 포항; 24-26 Oct. 1996
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• pp.207-209
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• 1996

The software of the midclass commuter flight simulation is running on multiprocessor/multitasking environments The software is consist of tasks which are periodically alive at a given interval. Each task communicates via shared memory. The data shared by tasks is divided by several block. Only one task, called producer, can produce data for a data block but several tasks, called consumers, can read data from the data block. Double buffer and conditional flag are used to implement a mutual exclusion which prevents the producer and consumers from accessing the same data block simultaneously.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.383-386
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• 2001

This paper presents a novel multicast architecture for shared multibuffer ATM switch, which is tailored for throughput enhancement in multicast environments. The address queues for multicast cells are separated from those for unicast cells to arbitrate multicast cells independently from unicast cells. Three read cycles are carried out during each cell slot and multicast cells have chances to be read from shared buffer memory(SBM) in the third read cycle provided that the shared memory is not accessed to read a unicast cell. In this architecture, maximum two cells are queued at each fabric output port per time slot and output mask choose only one cell. Extensive simulations are carried out and it shows that the proposed architecture has enhanced throughput comparing with other multicast schemes in shared multibuffer switch architecture.

• 한국정보처리학회논문지
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• 제3권4호
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• pp.947-960
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• 1996

우수한 성능의 ATM 스위칭 시스템 개발을 위한 주요 목표가 셀 손실, 셀지연 및 처리율의 저하를 최소화하는데 있으며, 이러한 목적에 가장 적합한 ATM스위치 소자가 램덤 액세스 메모리 및 제어 논리에 의해 수행되는 공유 버퍼 메모리 스위치(shared buffer memory switch)이다. 이 스위치는 입력 포트의 수가 증가할 수록 VLSI의 제조가 어렵기 때문에 최근의 소용량 및 대용량의 ATM 스위치는 8$\times$8,600 b/s 또는 16$\times$16,150 Mb/s의 단위 스위치를 사용하여 32$\times$32(4.9 Gb/s), 150Mb/s의 스위치를 구현하는 스위치 모듈 방법을 사용하고 있다. 본 논문에서는 단위 공유 버퍼 메모리 스위치의 버퍼 공유에가 위한 전체 메모리 감소 효과를 만족하는 버퍼 용량을 해석적 으로 평가하고, 트래픽 조건에 따른 셀 손실율을 컴퓨터 시뮬레이션한 결과를 제시 하며 또한, 스위치 모듈 방법을 이용하는 소용량 및 대용량 ATM 스위치 마의 특징을 분석,이 결과를 바탕으로 현재 각국에서 연구중인 32$\times$32, 150Mb/s의 스위치 구조를 제시하며, 궁극적으로 위 주요 목표들을 만족하는 소용량 및 대용량의 ATM 스위칭 시 스템을 위한 고속 스위칭 망 구조를 제시한다.