• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.928-931
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• 2003

This paper presents a digit-serial/parallel multiplier for finite fields GF(2m). The hardware requirements of the implemented multiplier are less than those of the existing multiplier of the same class, while processing time and area complexity. The implemented multiplier possesses the features of regularity and modularity. Thus, it is well suited to VLSI implementation. If the implemented digit-serial multiplier chooses the digit size D appropriately, it can meet the throughput requirement of a certain application with minimum hardware. The multipliers and squarers analyzed in this paper can be used efficiently for crypto processor in Elliptic Curve Cryptosystem.

• 정보보호학회논문지
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• 제11권2호
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• pp.37-44
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• 2001

본 논문에서는 유한체 연산을 바탕으로 하는 타원곡선 암호화 프로세서의 승산기를 효율적으로 구현할 수 있는 구조를 제안한다. 타원곡선 암호알고리즘에 적용된 비도는 193비트로 하드웨어 구현에 유리한 trinomial 다항식을 사용하였다. 제안된 승산기는 trinomial 다항식의 특성을 이용하여 기존의 193bit serial LFSR를 개선한 37bit digit serial 구조를 갖도록 설계하였다. 회로는 합성수준의 VHDL코드와 타원곡선 상에서의 임의의 좌표의 가산식으로부터 만들어진 테스트벡터를 적용하여 기능을 검증하고 회로의 규모를 측정하였다. 검증된 결과는 기존의 LFSR승산기의 30% 면적으로 승산기 구현이 가능하였다

• 한국통신학회논문지
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• 제35권4C호
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• pp.337-342
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• 2010

본 논문에서는 GF($2^m$) 상에서 새로운 저복잡도 디지트병렬/비트직렬 곱셈기를 제안한다. 제안된 곱셈기는 GF($2^m$)의 다항식기저에서 동작하며, D 클럭 사이클마다 곱셈의 결과를 출력한다. 여기에서 D는 임의로 선택할 수 있는 디지트의 크기이다. 디지트병렬/비트직렬 곱셈기는 기존의 비트직렬 곱셈기 보다는 짧은 지연시간에 곱셈 의 결과를 얻을 수 있고, 비트병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 따라서 회로의 복잡도와 지연 시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 디지트병렬/비트직렬 곱셈기는 속도 를 향상시키기 위하여 더 많은 하드웨어를 사용하였다. 본 논문에서는 하드웨어 복잡도를 낮춘 새로운 디지트병렬 /비트직렬 곱셈기를 설계한다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.328-332
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• 2006

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastrovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다. 비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 본 논문에서는 Mastrovito의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다.

• 한국전자통신학회논문지
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• 제4권3호
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• pp.197-203
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• 2009

부호이론이나 암호학의 응용분야에 유한체는 매우 중요한 내용이고, 컴퓨터에서의 구현시에는 종규기저를 사용하는 것이 효과적이다. 본 논문에서는 유한체 타입 I 최적정규기저를 가지는 $GF(2^{mk})$는 $GF(2^m)$의 확대체가 된다는 사실을 이용하여 지금까지 알려진 가장 효율적인 Reyhani-Masoleh and Hasan의 곱셈기보다 25%정도 빠른 곱셈기를 소개하려고 한다.

• 정보보호학회논문지
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• 제17권4호
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• pp.97-102
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• 2007

본 논문에서는 $GF(2^m)$ 상의 새로운 저복잡도 고속-직렬 곱셈기 구조를 제안하였다. 고속-직렬 곱셈기는 유한체 $GF(2^m)$의 표준기저 상에서 동작하며, 직렬 곱셈기 보다는 짧은 지연시간에 결과를 얻을 수 있고, 병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 이 고속-직렬 곱셈기는 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 고속-직렬 곱셈기는 t배의 속도를 향상시키기 위하여 (t-1)m개의 레지스터가 더 사용되었다. 본 논문에서는 레지스터 수를 증가시키지 않는 새로운 고속-직렬 곱셈기를 설계하였다.

• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제6권2호
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• pp.75-84
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• 2002

Using good properties of an optimal normal basis of type I in a finite field ${\mathbb{F}}_{2^m}$, we present a design of a bit serial multiplier of Berlekamp type, which is very effective in computing $xy^2$. It is shown that our multiplier does not need a basis conversion process and a squaring operation is a simple permutation in our basis. Therefore our multiplier provides a fast and an efficient hardware architecture for a bit serial multiplication of two elements in ${\mathbb{F}}_{2^m}$.

• 한국컴퓨터정보학회논문지
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• 제6권3호
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• pp.56-63
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• 2001

본 논문에서는 부분체(24)를 갖는 유한체 GF(216)의 곱셈기를 설계하였다. 이런 설계는 부분체를 이용한 비트 병렬 곱셈기를 사용한 순차 논리 곱셈기를 만들기 위해 사용된다. 부분체 상의 병렬연산기를 사용하여 유한체 GF(216)의 직렬 곱셈기를 설계하면 기존의 직렬 곱셈기보다는 짧은 지연시간을 얻을 수 있으며, 병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있다. 이러한 설계는 유용한 특징을 갖는다. 여기서는 회로 복잡도와 지연시간의 특징을 비교하고 C언어를 이용하여 시뮬레이션 결과를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.255-258
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• 2004

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다.

• 전자공학회논문지
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• 제52권4호
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• pp.115-124
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• 2015

본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.