본 논문에서는, 지난 연구에서 제안한 D2D 전력제어 알고리즘의 성능 개선을 위하여, 채널추정 에러를 보상하는 세 가지 수정 D2D 전력제어 알고리즘을 제안한다. 또한, 제안하는 세 가지 수정 D2D 전력제어 알고리즘을 채널추정 에러 환경에서 성능평가를 진행한다. 실제 채널환경에서는 채널추정 에러가 빈번하게 발생한다. 지난 연구에서는 채널추정 에러가 없는 환경을 가정하고 제안된 D2D 전력제어 알고리즘이 채널추정 에러 환경에서 성능 문제가 있음을 확인하었다. 세 가지 수정 D2D 전력제어 알고리즘은 1)재전송, 2)신호대 간섭비 여유, 3)재전송과 신호대 간섭비 병합을 기반으로 한다. 실험 결과 재전송과 신호대 간섭비 병합기법이 채널추정 에러를 보상하는 데 소모하는 전송전력과 지연 관점에서 가장 좋은 성능을 보임을 확인하였다.
Kim, Phil-Jung;Gu, Dae-Sung;Jung, Rae-Sung;Park, Hyun-Yong;Kim, Jong-Bin
대한전자공학회:학술대회논문집
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대한전자공학회 2002년도 ITC-CSCC -2
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pp.778-781
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2002
In this paper, we designed the anti-fuse program circuit, and there are an anti-fuse program/sense/latch circuit, a negative voltage generator, power-up circuit and etc. in this circuit. An output voltage of a negative voltage generator is about -4,51V. We detected certainly it regardless of simulation result power rise time or temperature change to detect the anti-fuse program state of an anti-fuse program/sense/latch circuit and were able to know what performed a steady action. And as a result of having done a simulation while will change a resistance value voluntarily in order to check an anti-fuse resistance characteristic of this circuit oneself, it recognized as a programmed anti-fuse until 23k$\Omega$, and we were able to know that this circuit was a lot of margin than general anti-fuse resistance 500$\Omega$. Therefore, the anti-fuse program circuit of this study showed that was able to apply for configuration of the programmable logic device.
In this paper, a temperature controller for a semiconductor test handler is proposed. First, a handware system for identification and control is established using RTD sensors, an A/D converter, solid state relays, a heater, and a computer system. Second, using ARMAX model and least square method, a chamber model for the design of a controller is identified through experiments. The identified model is verified to describe the real plant very well in the sense that it shows very similar input-output responses to those of the real system. With the identified model an LQG controller is designed. Frequency response of the designed controller shows that it has 15 dB of gainmargin and (-50˚, +50˚) of phase margin. Experiment with a real test handler demonstrates a good performance in the sense that its overshoot and steady state error are smaller and response time is faster, compared with those of a conventional PID controller.
DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.
A capacitorless one transistor dynamic random access memory (1T-DRAM) on silicon-germanium-on-insulator substrate was investigated. SGOI technology can make high effective mobility because of lattice mismatch between the Si channel and the SiGe buffer layer. To evaluate memory characteristics of 1T-DRAM, the floating body effect is generated by impact ionization (II) and gate induced drain leakage (GIDL) current. Compared with use of impact ionization current, the use of GIDL current leads to low power consumption and larger sense margin.
New sensing and writing schemes for a magneto-resistive random access memory (MRAM) with a twin cell structure are proposed. In order to enhance the cell reliability, a scheme of the low voltage precharge is employed to keep the magneto resistance (MR) ratio constant. Moreover, a common gate amplifier is utilized to provide sufficient voltage signal to the bit line sense amplifiers under the small MR ratio structures. To enhance the writing reliability, a current mode technique with tri-state current drivers is adopted. During write operations, the bit and /bit lines are connected. And 'HIGH' or 'LOW' data is determined in terms of the current direction flowing through the MTJ cell. With the viewpoint of the improved reliability of the cell behavior and sensing margin, HSPICE simulations proved the validity of the proposed schemes.
This experiment was conducted for the purpose of developing such a sensor that can quickly sense dopamine concentration by using chitosan-gold nanoshell. Chitosan nano particles were reacted with gold nano particles so as to synthesize chitosan-gold nanoshell, and the size of the synthesized product was about 150 nm. When dopamine was reacted with chitosan-gold nanoshell, the size of it was not definitely changed, but dopamine was well reacted with chitosan-gold nanoshell, and it generated SERS (surface-enhanced Raman scattering), which led to a clear difference in the intensity of Raman scattering within the range of dopamine concentration (1 mM-10 mM). When Raman scattering was intensity marked on chitosan-gold nanoshell by employing a calibration curve according to dopamine concentration, a straight line whose margin of error was narrow was earned.
단어 의미 중의성 해소는 자연언어처리 분야에 매우 중요한 부분이다. 본 논문에서는 사전 뜻풀이 특성을 이용해 기존의 의미정보를 정제하고 유용한 정보인 확률정보, 거리정보 및 격정보 등을 추가한 WSD 모델을 제안하였으며, 사전을 기반으로 구축된 "울산대학교 어휘 지능망(UOU-Word Intelligent Network: U-WIN)" 상의 단어 계층적 구조(시소러스)를 이용하여 의미정보의 자료 부족 문제를 해소하는 모델을 제시하였"다. "21세기 세종 계획"에서 제공하는 150만 어절 규모의 의미 태그 말뭉치를 대상으로 한 실험에서 최다 빈도 의미 결정(Maximum Frequence Class, MFC, 정확률 베이스라인)에 비해 $18.97\%$(명사 $21.73\%$, 동사 $17.11\%$) 정확률 향상을 보였으며, 기존의 확률 가중치와 어절 거리 가중치를 이용한 모델에 비해서는 $10.49\%$(명사 $8.84\%$, 동사 $11.51\%$)의 정확률 향상되었다. 또한 시소러스를 사용하지 않고 확률정보, 거리정보, 격정보 만을 이용한 모델에 비해 $6.12\%$(명사 $5.29\%$, 동사 $6.64\%$) 높은 정확률을 보였다.
본 논문에서는 프로그램 된 eFuse 링크의 센싱 저항이 작으면서 기준 전압없이 BL 데이터를 센싱가능한 differential paired eFuse 셀을 사용하여 BCD 공정 기반의 8비트 eFuse OTP를 설계하였다. Differential eFuse OTP 셀의 프로그램 트랜지스터의 채널 폭은 $45{\mu}m$과 $120{\mu}m$으로 split하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 센싱 마진 테스터(sensing margin test) 회로를 구현하였다. $0.35{\mu}m$ BCD 공정을 이용하여 제작된 8bit eFuse OTP IP를 측정한 결과 프로그램 트랜지스터의 채널 폭이 $120{\mu}m$인 OTP IP의 수율이 $45{\mu}m$인 OTP IP보다 양호한 것으로 나타났다.
Ductile shear zones developed in Jurassic granites in the Yonggwang area show NE trend at the eastern part and nearly EW trend at the western part, respectively. Judged from shear sense indicators, they have resulted from dextral strike-slip movement. The intersection of both trends is thought to be due to the truncation and offset of NE shear zone Chonju Shear zone by the brittle Yonggwang fault which runs in near EW direction with sinistral movement sense. The simple shear deformation was predominate through the deformation in this ductile shear zone. Based on this deformation mechanism, the shear strain (${\gamma}$) estimated in domain 1 increases from 0.14 at the shear zone margin to 9.41 toward the center of shear zone. Total displacement obtained only from this measured section(JK 59 to JK14) appecars to be 1434.5 meters. The sequential development of microstructures can be divided into three stages; weakly-foliated, well-foliated and banded-foliated stages. In the weakly-foliated stage dislocation glide mechanism might be predominant. In the well-foliated stage grain boundary migration and progressive misorientation of subgrains was remarkable during dynamic recovery and recrystallization. In the banded-foliated stage grain boundary sliding and microfracturing mechanisms accompanied with crushing and cracking were marked. According to strain analysis from quartzites of the metasedimentary rocks, strain intensity (${\gamma}$) of the samples within the ductile shear zone ranges from 2.7 to 5.7, while that of the samples out of the ductile shear zone appears to be about 1.7.
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[게시일 2004년 10월 1일]
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