• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.4
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• pp.35-42
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• 2013

In this paper, the analog performance of FinFET structure was estimated by extracting the DC/AC characteristics of the 22 nm process FinFET structures with different layout considering spacer and SEG using 3D device simulator, Sentaurus. Based on the analysis results, layout methods to enhance the analog performance of multi-fin FinFET structures are proposed. By adding the spacer and SEG structures, the drive current of 1-fin FinFET increases. However, the unity gain frequency, $f_T$, reduces by 19.4 % due to the increase in the total capacitance caused by the added spacer. If the process element is not included in multi-fin FinFET, replacing 1-finger with 2-finger structure brings approximately 10 % of analog performance improvement. Considering the process factors, we propose methods to maximize the analog performance by optimizing the interconnect and gate structures.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.11a
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• pp.182-185
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• 2002

자기정렬구조의 실리콘-게르마늄 이종접합 트랜지스터에서 $f_{max}$를 높이기 위한 방안으로 베이스의 저항 값을 감소시키고자 외부 베이스에 실리콘 및 실리콘-게르마늄 박막을 저온에서 선택적으로 성장할 수 있는 방법을 연구하였다. RPCVD를 이용하여 $SiH_{2}Cl_{2}$과 $GeH_{4}$를 소스 가스로 하고 HCI을 첨가하여 선택성을 향상시킴으로써 $675\sim725^{\circ}C$의 저온에서도 실리콘 및 실리콘-게르마늄의 선택적 에피성장이 가능하였다. 고온 공정에 주로 이용되는 $SiH_{2}Cl_{2}$를 이용한 실리콘 증착은 $675^{\circ}C$에서 열분해가 잘 이루어지지 않고 HCl의 첨가에 의한 식각반응이 동시에 진행되어 실리콘 기판에서도 증착이 진행되지 않으나 $700^{\circ}C$ 이상에서는 HCI을 첨가한 경우에 한해서 선택성이 유지되면서 실리콘의 성장이 이루어졌다, 반면 실리콘-게르마늄막은 실리콘에 비해 열분해 온도가 낮고 GeO를 형성하여 잠입시간을 지연하는 효과가 있는 게르마늄의 특성으로 인해 선택성이나 증착속도 모두에서 유리하였으나 실리사이드 공정시에 표면으로 게르마늄이 석출되는 현상 등의 저항성분이 크게 작용하여 실리콘-게르마늄막 만으로는 외부 베이스에의 적용은 적절하지 않았다. 그러나 실리콘막을 실리콘-게르마늄막 위에 Cap 층으로 증착하거나 실리콘막 만으로 외부 베이스에 선택적으로 증착하여 베이스의 저항을 70% 가량 감소시킬 수 있었다.