• 대한전자공학회논문지SD
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• 제40권7호
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• pp.474-480
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• 2003

We designed and tested a new scan driver output stage. Compared to conventional CMOS structured scan driver IC′s, the new NMOSFET-only scan driver circuit can reduce the chip area and therefore, the chip cost considerably. We confirmed the circuit operation with open drain power NMOSFET IC′s by driving 2"PDP test panel. We defined critical device parameters and their optimization methods lot the best circuit performance.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.115-121
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• 2004

본 논문에서 구현한 GenJTAG은 웹기반 경계 주사 회로 자동 생성기이다. GenJTAG은 경계 주사 기법의 공개 명령어를 모두 지원하고 다른 테스트 용이화 기법을 위한 특수 명령어를 지원할 수 있는 경계 주사 회로를 생성하여 준다. 생성된 경계주사 회로는 행위 수준 verilog-HDL 코드로 기술되므로 요구 사항이 변경될 경우 사용자가 용이하게 수정할 수 있다. 특히, GenJTAG은 웹을 통하여 사용할 수 있으므로 누구나 쉽게 경계 주사 회로를 생성할 수 있는 이점이 있다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2000년도 제1회 학술대회 논문집
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• pp.183-184
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• 2000

A new driving circuit for scan electrode in AC PDP has been developed. The number of scan driver switches can be reduced to one half of the conventional circuit. Capacitance between the electrodes is utilized. Experiments and analysis of the new structure has been carried out to confirm its robustness.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.125-128
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• 2001

In this paper, we propose a low power Scan-based Built-ln Self Test based on circuit partitioning and pattern suppression using modified test control unit. To partition a CUT(Circuit Under Testing), the MHPA(Multilevel Hypergraph Partition Algorithm) is used. As a result of circuit partition, we can reduce the total length of test pattern, so that power consumptions are decreased in test mode. Also, proposed Scan-based BIST architecture suppresses a redundant test pattern by inserting an additional decoder in BIST control unit. A decoder detects test pattern with high fault coverage, and applies it to partitioned circuits. Experimental result on the ISCAS benchmark circuits shows the efficiency of proposed low power BIST architecture.

• Journal of Electrical Engineering and Technology
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• 제3권1호
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• pp.130-134
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• 2008

The increasing size of very large scale integration (VLSI) circuits, high transistor density, and popularity of low-power circuit and system design are making the minimization of power dissipation an important issue in VLSI design. Test Power dissipation is exceedingly high in scan based environments wherein scan chain transitions during the shift of test data further reflect into significant levels of circuit switching unnecessarily. Scan chain or cell modification lead to reduced dissipations of power. The ETC algorithm of previous work has weak points. Taking all of this into account, we therefore propose a new algorithm. Its name is RE_ETC. The proposed modifications in the scan chain consist of Exclusive-OR gate insertion and scan cell reordering, leading to significant power reductions with absolutely no area or performance penalty whatsoever. Experimental results confirm the considerable reductions in scan chain transitions. We show that modified scan cell has the improvement of test efficiency and power dissipations.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.7-13
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• 1997

To overcome the large hardware overhead attendant in the full scan design, the concept of partial scan design has emerged with the virtue of less area and testability close to full scan. Combinational Structure has been developed to avoid the use of sequential test generator. But the patterns sifted on scan register have to be held for sequential depth period upon the aid of the dedicated HOLD circuit. In this paper, a new levelized structure is introduced aiming to exclude the need of extra HOLD circuit. The time to stimulate each scan latch is uniquely determined on this structure, hence each test pattern can e applied by scan shifting and then pulsing a system clock like the full scan but with much les scan flip-flops. Experimental results show that some sequential circuits are levelized by just scanning self-loop flip-flops.

• 전기학회논문지
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• 제56권5호
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• pp.980-986
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• 2007

Boundary scan test structure(JTAG IEEE 1149.1 standard) that supports an internal scan chain is generally being used to test CUT(circuit under test). Since the internal scan chain can only have a single scan-in port and a single scan-out port; however, existing boundary test methods can not be used when multiple scan chains are present in CUT. Those chains must be stitched to form a single scan chain as shown in this paper. We propose an efficient boundary scan test structure that adds a circuit called Clock Group Register(CGR) for multiple clocks testing within the design of multiple scan chains. The proposed CGR has the function of grouping clocks. By adding CGR to a previously existing boundary scan design, the design is modified. This revised scan design overcomes the limitation of supporting a single scan-in port and out port, and it bolsters multiple scan-in ports and out ports. Through our experiments, the effectiveness of CGR is proved. With this, it is possible to test more complicated designs that have high density with a little effort. Furthermore, it will also benefit in designing those complicated circuits.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1492-1494
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• 1987

This paper describes a hardware architecture called Edge Painting Machine for real time generation of scan line images for raster scan graphics display. The Edge Painting Machine consists of Scanline Processor which converts polygon data sorted in their depth priority into a set of scan line commands for each scan line, and Edge Painting Tree which converts the scanline commands set into a raster line image. Edge painting tree has been designed using combinational logic circuit. The designed circuit has been simulated to verify the proper functioning. A salient feature of the EPT is that hardware composition is simple, because each processor is constituted by only combinational logic circuit.

• 조명전기설비학회논문지
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• 제19권8호
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• pp.13-18
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• 2005

본 연구는 스캔 구동 회로의 변화에 따른 교류형 플라즈마 표시기의 구동 특성에 관한 것이다. 본 연구에서는 교류형 플라즈마 표시기의 용량성 부하 특성을 활용하여 스캔 라인 당 소요되는 스위치의 수를 줄일 수 있는 회로를 제안하고 그 적용 가능성을 고찰하였다. 제안된 방식의 실용화 가능성에 대한 검증을 위하여 방전 유지 전압의 변화에 따라 어드레싱 전압의 변화를 관찰하여 동적 전압 마진을 측정한 결과, 기존 방식에 비하여 9[V] 가량의 전압마진 감소가 관찰되었다. 이는 제안된 방식의 경우 선택된 전극의 스캔 기간에 이웃한 전극에 전위에 영향을 줌으로써 상호 간섭이 유발되는 효과에 의한 것으로 해석되었다. 최소 어드레싱 전압과 어드레싱 방전의 방전 지연 시간에 변화가 없는 점을 감안하면 제안된 방식의 실제 회로 적용은 가능할 것으로 사료된다.

• 한국멀티미디어학회논문지
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• 제4권6호
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• pp.570-578
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• 2001

경계 주사 구조(Boundary Scan Architecture)기 법은 복잡한 인쇄 회로 기판(PCB : Printed Circuit Board)을 테스트하기 위해 도입되었다. 이러한 경계 주사 구조는 시스템의 정상 동작에 간섭을 주지 않고 시스템의 동작 상태를 실시간 모니터링 하는데 대단한 잠재력을 지니고 있다. 본 논문에서는 경계 주사 구조를 이용하여 시스템의 작동 상태를 실시간으로 모니터 하기 위한 새로운 실장 제어기를 제안하고 설계한다. 제안된 실시간 모니터링 실장 제어기는 경계 주사 구조의 경계 주사 셀 제어기(Test Access Port Controller)와 범용 실장 제어기(Embedded Controller)로 구성되어 있다. 제안된 경계 주사 구조를 이용한 실시간 모니터링 실장제어기는 하드와이어의 자원을 절약해 주고 경계 주사 구조를 지니고 있는 칩에 쉽게 인터페이스 된다. 실험 결과는 제안된 실장제어 기가 시스템의 동작 상태를 실시간 모니터 하는데 호스트 컴퓨터에 의한 모니터 링에 비해 효과적임을 보여준다.