• 한국통신학회논문지
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• 제35권4B호
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• pp.695-703
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• 2010

본 논문에서는 SVC 의 계층적 비디오 구조에 적응적인 스케일러블 암호화 기법을 제안한다. 제안하는 암호화기법은 SVC 의 비디오 계층간 중요도 및 우선순위를 고려하여 비디오 계층 별로 차별화 되는 암호화 강도를 갖는 암호화 알고리듬을 적응적으로 결정한다. 비디오 계층의 특성에 관계없이 모든 비디오 계층에 단일의 암호화 알고리듬을 고정적으로 적용하는 기존의 방법과 달리, 비디오 계층별 중요도에 비례하여 암호화 강도를 차별적으로 설정함으로써 중요한 데이터를 포함하는 하위 비디오 계층에 대한 보안성을 높게 유지하고, 상대적으로 중요도가 떨어지는 상위 비디오 계층에 대해서는 암호화 강도가 낮은 암호화 알고리듬을 적용한다. 다양한 실험을 통하여 제안된 적응적 스케일러블 암호화 기법의 효율성을 검증한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.477-483
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• 2015

The k-Winners-Take-All (kWTA) is an operation to find the largest k (>1) inputs among N inputs. Parallel search algorithm of kWTA for digital inputs is not invented yet, so most of digital kWTA architectures have O(N) time complexity. A parallel search algorithm for digital kWTA operation and the circuits for its VLSI implementation are presented in this paper. The proposed kWTA architecture can compare all inputs simultaneously in parallel. The time complexity of the new architecture is O(logN), so that it is scalable to a large number of digital data. The high-speed kWTA operation and its O(logN) dependency of the new architecture are verified by simulations. It takes 290 ns in searching for 5 winners among 1024 of 32 bit data, which is more than thousands of times faster than existing digital kWTA circuits, as well as existing analog kWTA circuits.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.55-60
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• 2007

본 논문에서는 QoS를 보장하면서 빠른 네트워크 속도를 지원해 줄 수 있는 우선순위 큐의 구조를 제안한다. 제안한 큐의 구조는 하나의 큐로 여러 개의 출력부에 출력을 보낼 수 있어 면적을 줄일 수 있고, 제어 블록을 추가함으로써 기존의 multiple systolic way 우선순위 큐보다 더 빠른 속도로 동작할 수 있기 때문에 높은 패킷 처리 속도를 요구하는 패킷 스케줄러 등에 적합한 구조이다. 또한, 이 구조는 높은 확장성을 지원한다.

• 한국정보통신학회논문지
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• 제25권8호
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• pp.1095-1102
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• 2021

성능과 하드웨어 복잡도 사이에 높은 확장성과 유연성을 갖는 확장 가능형 ECC 구조를 제안한다. 구조적 확장성을 위해 유한체 연산을 32 비트 워드 단위로 병렬 처리하는 처리요소의 1차원 배열을 기반으로 모듈러 연산회로를 구현하였으며, 사용되는 처리요소의 개수를 1~8개 범위에서 결정하여 회로를 합성할 수 있도록 설계되었다. 이를 위해 워드 기반 몽고메리 곱셈과 몽고메리 역원 연산의 확장 가능형 알고리듬을 적용하였다. 180-nm CMOS 공정으로 확장 가능형 ECC 프로세서 (sECCP)를 구현한 결과, N_PE=1인 경우에 100 kGE와 8.8 kbit의 RAM으로 구현되었고, N_PE=8인 경우에는 203 kGE와 12.8 kbit의 RAM으로 구현되었다. sECCP가 100 MHz 클록으로 동작하는 경우, N_PE=1인 경우와 N_PE=8인 경우의 P256R 타원곡선 상의 점 스칼라 곱셈을 각각 초당 110회, 610회 연산할 수 있는 것으로 분석되었다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.353-357
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• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.

• 전기전자학회논문지
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• 제24권3호
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• pp.901-908
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• 2020

몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는 워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어 동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작 주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의 경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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• pp.802-805
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• 2007

A hardware architecture is presented of a wavelet based multiple line addressing driving scheme for passive matrix displays using the FPGA (Field Programmable Gate Arrays), which will be integrated in the scalable video coding $architecture^{[1]}$. The incoming compressed video data stream will then directly be transformed to the required column voltages by the hardware architecture without the need of employing the video decompression.

• 한국정보과학회논문지:정보통신
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• 제28권4호
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• pp.578-585
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• 2001

IP 멀티캐스트는 Best-Effort 서비스를 제공하므로 신뢰적인 전송을 보장하지 않는다. 최근 신뢰적인 전송을 보장하기 위한 다양한 접근이 시도되고 있지만, 인터넷상에서 확장성 있는 신뢰적인 멀티캐스트 전송을 구현하기엔 아직까지 미흡하다. 본 논문에서는 이를 극복하기 위해 확장성과 신뢰성을 지원하는 신뢰적인 멀티캐스트 구조 (RMA)를 제안한다. 제안하는 모델은 수신자 기반의 재전송 요청을 통해 신뢰성을 보장하는 한편, 멀티캐스트 라우터 가 피드백을 억제함으로써 확장성을 보장한다. 또한, 기존의 멀티캐스트 라우팅 정보를 최대한 활용하여 프로토콜 변경비용 및 오버헤드를 최소화한다. 성능분석 결과, 제안하는 모델은 확장성과 호환성 측면에서 기존의 연구보다 우수성을 보였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.937-940
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• 1993

A new hardware architecture achieves high speed, high precision fuzzy inference capabilities while maintaining Flexibility on par with software approaches. This flexibility allows unmodified, uncompromised porting of fuzzy system designs into hardware. The architecture is also scalable and offers data resolutions from 8 bits to 32 bits.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 하계종합학술발표회논문초록집
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• pp.113-113
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• 2004