• 제목/요약/키워드: replica delay line

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비트라인 트래킹을 위한 replica 기술에 관한 연구 (Replica Technique regarding research for Bit-Line tracking)

  • 오세혁;정한울;정성욱
    • 전기전자학회논문지
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    • 제20권2호
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    • pp.167-170
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    • 2016
  • 정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

능동 소나에서 시간적으로 긴 펄스에 대한 정합 필터의 효율적인 분할 기법 (Efficient Partitioning of Matched Filter for Long Pulse in Active Sonar Application)

  • 신동훈;김진석
    • 한국음향학회지
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    • 제33권4호
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    • pp.262-267
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    • 2014
  • 최근 능동소나에서 표적의 탐지성능을 향상하기 위해 상당히 긴 펄스가 사용되고 있다. 이렇게 송신 파형의 길이가 길어지면 콘볼루션(convolution)을 이용하여 구현한 정합필터는 과도한 연산량이 요구되어 구현측면에서 불리하다. 주파수 영역에서 중첩-합(overlap-add) 또는 중첩-저장(overlap-save) 방법을 이용한 정합필터를 수행하면 이러한 문제를 해결할 수 있으나, 실시간 처리를 위해 시스템의 입출력 연동주기가 고정된 경우 FFT 길이가 제한되어 성능저하가 발생한다. 이 경우 연산효율을 높이기 위한 방법으로 필터를 균등 분할하되 IFFT 연산의 재사용을 통해 연산 효율을 높이는 FDL(Frequency Delay Line, 주파수 영역 지연-합) 방법과 필터를 가변적으로 최적 분할하는 MC(Minimum Cost, 최소 비용) 방법이 알려져 있다. 본 논문은 위 두 가지 방법을 결합하여, 정합필터를 효율적으로 분할하여 수행할 수 있는 새로운 방법을 제안하였다.

A 500 MHz-to-1.2 GHz Reset Free Delay Locked Loop for Memory Controller with Hysteresis Coarse Lock Detector

  • Chi, Han-Kyu;Hwang, Moon-Sang;Yoo, Byoung-Joo;Choe, Won-Jun;Kim, Tae-Ho;Moon, Yong-Sam;Jeong, Deog-Kyoon
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제11권2호
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    • pp.73-79
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    • 2011
  • This paper describes a reset-free delay-locked loop (DLL) for a memory controller application, with the aid of a hysteresis coarse lock detector. The coarse lock loop in the proposed DLL adjusts the delay between input and output clock within the pull-in range of the main loop phase detector. In addition, it monitors the main loop's lock status by dividing the input clock and counting its multiphase edges. Moreover, by using hysteresis, it controls the coarse lock range, thus reduces jitter. The proposed DLL neither suffers from harmonic lock and stuck problems nor needs an external reset or start-up signal. In a 0.13-${\mu}m$ CMOS process, post-layout simulation demonstrates that, even with a switching supply noise, the peak-to-peak jitter is less than 30 ps over the operating range of 500-1200 MHz. It occupies 0.04 $mm^2$ and dissipates 16.6 mW at 1.2 GHz.