• ETRI Journal
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• 제26권6호
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• pp.513-519
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• 2004

This paper presents a low power 16-bit adiabatic reduced instruction set computer (RISC) microprocessor with efficient charge recovery logic (ECRL) registers. The processor consists of registers, a control block, a register file, a program counter, and an arithmetic and logical unit (ALU). Adiabatic circuits based on ECRL are designed using a $0.35{\mu}m$ CMOS technology. An adiabatic latch based on ECRL is proposed for signal interfaces for the first time, and an efficient four-phase supply clock generator is designed to provide power for the adiabatic processor. A static CMOS processor with the same architecture is designed to compare the energy consumption of adiabatic and non-adiabatic microprocessors. Simulation results show that the power consumption of the adiabatic microprocessor is about 1/3 compared to that of the static CMOS microprocessor.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.257-260
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• 1999

We have designed a 32-bit RISC microprocessor with 16/32-bit fixed-point DSP functionality. This processor, called YRD-5, combines both general-purpose microprocessor and digital signal processor (DSP) functionality using the reduced instruction set computer (RISC) design principles. It has functional units for arithmetic operation, digital signal processing (DSP) and memory access. They operate in parallel in order to remove stall cycles after DSP and load/store instructions with one or more issue latency cycles. High performance was achieved with these parallel functional units while adopting a sophisticated 5-stage pipeline structure and an improved DSP unit.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2322-2324
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• 2003

In this paper, several network nodes that are essential elements of create a distributed system have designed and developed using CAN(Controller Area Network). The network nodes consist of RISC(Reduced Instruction Set Computer) CPU and CAN controller. By these two parts used, the network nodes have merits that are fast process speed, stable communication, cheapness and others. The most important quality that is the designed network node can be applied to various network control systems.

• 정보보호학회지
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• 제32권2호
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• pp.51-58
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• 2022

최근 많은 사물들의 센싱 정보를 인터넷을 통해 수집하고 가공 및 분석하는 사물인터넷 (Internet of Things, IoT) 서비스를 제공하고 있다. 2021년 기준 전세계 사물인터넷디바이스 수는 123억개로 사물인터넷 디바이스 수는 무서운 속도로 증가하고 있다. 사물인터넷 디바이스는 대체로 전력 및 비용의 문제로 저사양 디바이스를 사용하고 있고 다양한 구성요소를 가지고 있는 만큼 다양한 보안 취약성을 가지고 있다. 기존 IT 분야의 네트워크, 플랫폼, 서비스에서의 취약성은 모두 가지고 있으며, 사물인터넷 디바이스의 자원 제약성으로 인한 보안 결여 다양한 공격루트를 통한 공격자의 쉬운 접근 가능성으로 많은 보안 취약성과 높은 공격 가능성을 가지고 있다. 본 논문에서는 사물인터넷 하드웨어 보안 관점에서 살펴보고, 최근 오픈소스 하드웨어로 각광받고 있는 RISC-V를 활용한 사물인터넷 디바이스 보안 적용 방안을 보도록 한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 추계학술발표대회
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• pp.141-142
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• 2009

The PEFP (Proton Engineering Frontier Project) is constructing a 100MeV proton Linac (Linear Accelerator). The 20 MeV 20 mA proton beam has been serviced for an application in the fields of material, biological, information technology and medical sciences. For a stable and efficient acceleration of a proton beam, the control requirements must be optimized by studying various control methods. We propose that the integrated control system for the Linac machine components must be based on a distribution control method to improve a centralized control system. Based on EPICS (Experimental Physics and Industrial Control System) real-time software, the VME (Versa Module European package format) IOC (Input Output Controller) was developed under cross development environment with a RISC (Reduced Instruction Set Computer) PowerPC system. In this paper, we describe the design and implementation of distributed control system using the VME-based EPICS middleware for various components of the large proton accelerator.

• 한국항행학회논문지
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• 제14권2호
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• pp.233-238
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• 2010

본 논문은 고신뢰성 임베디드 시스템의 핵심 부품인 risc 프로세서에 forward 기반의 오류복원 기법을 적용한 fetch redundant risc(FRR) 프로세서와 backward 기반의 오류복원 기법을 적용한 redundancy execute risc(RER) 프로세서를 연구하였다. 제안된 프로세서의 고장감내 성능을 평가하기 위해서 base risc, FRR, RER 프로세서의 SystemC 모델을 제작하고 SystemC 기반 fault injection 기법을 이용하여 오류주입 시험을 수행하였다. 실험결과 세 프로세서의 고장률은 1-bit transient fault를 주입한 경우에는 고장률이 FRR 프로세서는 1%, RER 프로세서는 2.8%, base risc 프로세서는 8.9%로 확인되었으며, 1-bit permanent fault를 주입한 경우 FRR 프로세서는 4.3%, RER 프로세서는 6,5%, base RISC 프로세서는 41%로 확인되었다. 따라서 1-bit 오류가 발생하는 경우에는 FRR 프로세서가 가장 높은 신뢰성을 나타내는 것으로 판명되었다.

• 전기전자학회논문지
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• 제19권1호
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• pp.52-57
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• 2015

커패시턴스 용량의 변화를 측정할 수 있는 박막 Si3N4 캔틸레버 센서 어레이를 이용한 질병진단 시스템을 설계하고 구현하였다. 시스템은 32 비트 RISC 프로세서, 메모리, 버스, 통신용 IP, ADC, LCD 디스플레이로 구성되어 있다. 10개 내외의 마커를 이용하여 수십 개의 마커를 사용했을 경우와 같은 정확도를 얻을 수 있는 마커선정 방법을 제안한다. 개발된 진단기의 커패시턴스 분해능은 1fF 이하이고, 트롬빈 10nM 까지 감지할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제14권11호
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• pp.97-103
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• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.771-782
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• 2000

이 논문에서는 하드웨어와 소프트웨어의 통합 설계에 의한 H.263 동영상 코덱을 구현한다. 동영상의 부호화와 복호화를 실시간으로 수행하기 위해 동작 속도 및 응용성을 동시에 고려하여 H.263 코덱의 각 부분 중 어느 부분이 하드웨어 또는 소프트웨어로 구현된는 것이 바람직한지 결정하였다. 하드웨어로 구현하는 부분은 움직임 추정부 및 보상부와 메모리 제어부이고, 나머지 부분은 RISC (reduced instruction set computer) 프로세서를 사용하여 소프트웨어로 처리한다. 이 논문에서는 하드웨어 및 소프트웨어 모듈의 효과적인 구현 방법을 소개한다. 특히 하드웨어로 구현되는 움직임 추정부를 위해서 주변 움직임 변위의 상관성 및 계층적 탐색을 이용한 다수의 움직임 후보를 가지고 알고리즘을 사용하였으며, 이 알고리즘에 기반한 소면적 구조를 제안한다. 소프트웨어로 처리되는 DCT (discrete cosine transform) 부분의 최적화를 위해서 움직임 추정부에서 얻어진 SAD (sum of absolute difference) 값에 근거하여 DCT 이후 양자화된 계수들의 통계적 특성을 분류하는 기법을 사용한다. 제안된 방법을 실제 RISC 프로세서와 gate array를 이용하여 구\ulcorner하고, 그 성능이 우수함을 확인하였다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권8호
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• pp.819-833
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• 2005

하나의 instruction으로 여러 메모리 블록을 읽거나 쓰는 MLS(Multiple Load/store) 명령어를 사용하면 전체 코드에서 메모리 명령어의 수를 최소화해서 코드 사이즈를 축소할 수 있다. 이러한 장점 때문에 많은 마이크로 프로세서에서 이 명령어를 지원하고 있으나 현재까지 개발되어 있는 컴파일러들은 MLS 명령어의 장점을 효과적으로 이용하고 있지 못하고 있고 오직 제한적인 용도로 MLS 명령어를 사용하고 있다. 기존의 컴파일러에서 MLS 명령어를 효율적으로 지원하지 못하는 것은 일반적으로 MLS 명령어를 효과적으로 이용하기 위해서 해결해야 할 문제가 NP-hard의 범주에 속하기 때문이다. 이것은 stack frame에서 변수들에 대한 최적의 메모리 옵셋을 찾는 문제와 레지스터 할당에 관련된 복합적인 문제이다. 본 논문에서는 heuristic 기법을 효율적으로 이용하여 위에 언급된 문제를 polynomial time bound에 해결할 수 있는 기법을 제안한다.