• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.309-315
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• 2010

A fully-differential low-voltage low-power electrocardiogram (ECG) amplifier by using the nonfeedback PMOS pseudo-resistors is proposed. It consists of two operational-transconductance amplifiers (OTA) in series (a preamplifier and a variable-gain amplifier). To make it insensitive to the gate leakage current of the OTA input transistor, the feedback pseudo-resistor of the conventional ECG amplifier is moved to input branch between the OP amp summing node and the DC reference voltage. Also, an OTA circuit with a Gm boosting block without reducing the output resistance (Ro) is proposed to maximize the OTA DC gain. The measurements shows the frequency bandwidth from 7 Hz to 480 Hz, the midband gain programmable from 48.7 dB to 59.5 dB, the total harmonic distortion (THD) less than 1.21% with a full voltage swing, and the power consumption of 233 nW in a 0.13 ${\mu}m$ CMOS process at the supply voltage of 0.7 V.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.175-184
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• 2006

본 논문은 ZigBee 응용을 위한 900MHz ISM 밴드용 RF 송 수신기 설계에 관한 기술이다. 수신단은 저잡음 증폭기, 하향믹서, 프로그래머블 이득증폭기, 밴드패스필터로 구성되며, 송신단은 밴드패스필터, 프로그래머블 이득증폭기, 상향믹서, 구동증폭기로 구성된다. 송 수신단은 Low-IF 구조를 사용하였다. 또한, 송 수신단을 구성하는 각각의 블록은 저전력 기술을 사용하여 전체적인 전류 소모를 줄였다. Post-레이아웃 시뮬레이션으로 전체 송 수신기의 성능을 검증하였으며, 0.18um RF CMOS 공정을 이용하여 칩으로 구현하였다. 측정결과 제작된 칩셋은 -92dBm의 최소 수신 입력 레벨을 갖으며, 0dBm의 선형적인 최대 송신 출력 레벨을 갖는다. 또한, 전력 소모는 32mW(@1.8VDD)이며, ESD 방지 다이오드 패드를 포함한 칩 면적은 $2.3mm{\times}2.5mm$이다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.13-21
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• 2011

본 논문에서는 MEMS 용량형 각속도 센서용 프로그래머블 CMOS 인터페이스 회로를 제작하고, 이를 MEMS 센싱 엘리먼트와 결합하여 평가하였다. 본 회로는 10 bit 프로그래머블 캐패시터 어레이 를 이용한 전하 증폭기, 오프셋 미세 조정을 위한 9 비트 DAC, 출력 민감도의 미세 조정을 위한 10 비트 PGA를 내장하여, 오프셋 및 민감도 오차를 정밀 조정할 수 있다. 제작 결과 자동 이득 제어 회로를 포함한 자가 발진 루프의 정상 동작을 확인하였다. 오프셋 오차와 민감도 오차는 각각 0.36%FSO 와 0.19%FSO 로 측정되었으며, 잡음 등가 해상도와 바이어스 불안정도는 각각 0.016 deg/sec 와 0.012 deg/sec 으로 평가되었다. 본 회로의 조정 기능을 이용하여 MEMS 용량형 각속도 센서의 기생 용량으로 인하여 발생되는 출력 오프셋 및 출력 민감도의 산포를 감소시킬 수 있으며, 이는 센서의 양산성 및 수율 향상에 크게 기여할 수 있을 것으로 기대된다.

• 전자공학회논문지
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• 제51권8호
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• pp.38-48
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• 2014

본 논문은 Piezo Resistive Type(PRT) 압력 센서용 신호 처리 아날로그 전단부 IC 설계를 주제로 한다. 센서의 출력 전압을 개선을 하기 위해 센서의 전류를 보상하는 Gauge Factor Calibration 회로, 같은 센서와의 오차가 있더라도 적용이 가능하도록 설계한 Programmable Gain Amplifier (PGA), 클록 생성기에서 발생하는 EMI를 감소시키기 위한 확산 스펙트럼 클록 생성기, 압력 센서의 분해능을 향상시키기 위한 10Bit ADC와 14Bit DAC 그리고 기존 아날로그 방식으로 처리하던 방식과는 달리 디지털 신호처리 방식을 이용한 Calibration Microcontroller (CMC)를 설계하였다. $0.35{\mu}m$ CMOS Process를 이용하여 설계 하였으며, 설계된 IC의 공급 전압은 5V와 3.3V의 전원 분리를 통하여 아날로그 회로는 5V를 사용하고 디지털 회로는 LDO로부터 3.3V를 공급 받도록 구성하였다. Gauge Factor Calibration 회로는 3.75uA부터 120uA까지 보상이 가능하며 PGA는 30dB부터 45dB까지 제어가 가능하고 확산 스펙트럼 클록 생성기는 2.13dB에서 -5.94dB로의 EMI를 감소시킬 수 있다. 공급전압에 대한 ASIC 보호 회로는 800mV부터 6.4V를 제외한 나머지 전압은 차단이 가능하고 14Bit DAC는 0.305mV의 해상도를 가지고 있다. 총 전류 5.32mA를 소모하고 있으며, Die 크기는 $1.94mm{\times}1.94mm$의 면적을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.769-772
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• 2005

This paper describes a low-voltage and low-power channel selection analog front end with continuous-time low pass filters and highly linear programmable-gain amplifier(PGA). The filters were realized as balanced Gm-C biquadratic filters to achieve a low current consumption. High linearity and a constant wide bandwidth are achieved by using a new transconductance(Gm) cell. The PGA has a voltage gain varying from 0 to 65dB, while maintaining a constant bandwidth. A filter tuning circuit that requires an accurate time base but no external components is presented. With a 1-Vrms differential input and output, the filter achieves -85dB THD and a 78dB signal-to-noise ratio. Both the filter and PGA were implemented in a 0.18um 1P6M n-well CMOS process. They consume 3.2mW from a 1.8V power supply and occupy an area of $0.19mm^2$.

• ETRI Journal
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• 제31권6호
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• pp.717-724
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• 2009

This paper describes a 1.2 V 12 b 60 MS/s CMOS analog front-end (AFE) employing low-power and flexible design techniques for image signal processing. An op-amp preset technique and programmable capacitor array scheme are used in a variable gain amplifier to reduce the power consumption with a small area of the AFE. A pipelined analog-to-digital converter with variable resolution and a clock detector provide operation flexibility with regard to resolution and speed. The AFE is fabricated in a 0.13 ${\mu}m$ CMOS process and shows a gain error of 0.68 LSB with 0.0352 dB gain steps and a differential/integral nonlinearity of 0.64/1.58 LSB. The signal-to-noise ratio of the AFE is 59.7 dB at a 60 MHz sampling frequency. The AFE occupies 1.73 $mm^2$ and dissipates 64 mW from a 1.2 V supply. Also, the performance of the proposed AFE is demonstrated by an implementation of an image signal processing platform for digital camcorders.

• ETRI Journal
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• 제30권5호
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• pp.729-734
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• 2008

Wireless communication systems, such as WLAN or Bluetooth receivers, employ preamble data to estimate the channel characteristics, introducing stringent settling-time constraints. This makes the use of traditional closed-loop feedback automatic gain control (AGC) circuits impractical for these applications. In this paper, a compact feedforward AGC circuit is proposed to obtain a fast-settling response. The AGC has been implemented in a 0.35 ${\mu}m$ standard CMOS technology. Supplied at 1.8 V, it operates with a power consumption of 1.6 mW at frequencies as high as 100 MHz, while its gain ranges from 0 dB to 21 dB in 3 dB steps through a digital word. The settling time of the circuit is below 0.25 ${\mu}s$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.282-291
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• 2010

This paper presents a full-CMOS transmitter and receiver for VDSL2 systems. The transmitter part consists of the low-pass filter, programmable gain amplifier (PGA) and 14-bit DAC. The receiver part consists of the low-pass filter, variable gain amplifier (VGA), and 13-bit ADC. The low pass filter and PGA are designed to support the variable data rate. The RC bank sharing architecture for the low pass filter has reduced the chip size significantly. And, the 80 Msps, high resolution DAC and ADC are integrated to guarantee the SNR. Also, the transmitter and receiver are designed to have a wide dynamic range and gain control range because the signal from the VDSL2 line is variable depending on the distance. The chip is implemented in 0.25 ${\mu}m$ CMOS technology and the die area is 5 mm $\times$ 5 mm. The spurious free dynamic range (SFDR) and SNR of the transmitter and receiver are 67.5 dB and 41 dB, respectively. The power consumption of the transmitter and receiver are 160 mW and 250 mW from the supply voltage of 2.5 V, respectively.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.419-419
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• 2006