• 전자공학회논문지C
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• 제36C권10호
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• pp.56-65
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• 1999

본 논문은 그래픽 프로세서(Graphic Coprocessor: GCP)의 설계 및 구현에 대해 기술한다. 설계된 그래픽 프로세서는 멀티미디어 서버용 프로세서의 그래픽 전용 프로세서로 사용 가능하다. GCP 명령어 집합은 멀티미디어 데이타의 병렬성을 이용하기 쉬운 SIMD 및 Superscalar 등의 병렬 아키텍쳐 개념을 적용하여 설계하였다. 설계된 GCP는 4개의 주 프로세서에 의해 공유되는 형태이며 공유에 따른 명령어의 병목현상을 해결하기 위한 스케줄러와 연산을 위한 4개의 기능 유니트를 내장하고 있다. 최대 4개 명령어의 동시 수행이 가능한 GCP는 Verilog HDL로 모델링하고 논리 합성하였다 약 56,000개의 게이트로 구성되는 GCP는 SOG 라이브러리의 제약으로 인하여 30 ㎒로 동작하며 CIF 영상 규격에 대해 초당 63 프레임의 DCT 연산 및 초당 21 프레임의 FBMA 연산을 수행 할 수 있다.

• 한국정보통신학회논문지
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• 제6권8호
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• pp.1259-1268
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• 2002

분산 시스템에서 전체 시스템의 부하 균형을 이루어 시스템의 성능을 향상시키는 것이 주요 목표 중 하나이다. 시스템간의 부하를 균등하게 함으로써 처리기의 가동률을 높이고 작업 반환 시간도 줄일 수 있다. 본 논문은 지식 기반 메카니즘을 이용하여 각 노드에서 과거 및 현재의 정보를 기반으로 추론한 미래 부하상태 정보를 서로 공유하여 최적의 부하 균등화를 이루는 의사 결정 규칙과 정보 교환 규칙을 설계하였다. 성능 평가 결과 각 노드의 가동률이 균등해지고 처리 속도의 향상을 보였으며, 시스템의 신뢰성과 가용성이 향상되었다. 본 논문에서 제안한 기법은 분산 운영 체제의 부하 조절 알고리즘 설계에 활용될 수 있다.

• ETRI Journal
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• 제39권1호
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• pp.41-50
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• 2017

In connection-oriented data transport services, data loss can occur when a service experiences a problem in its end-to-end path. To resolve the problem promptly, the data transport systems providing the service must quickly modify their internal configurations, which are distributed among different locations within each system. The configurations are modified through a series of problem (event) handling procedures, which are carried out by multiple control processors in the system. This paper proposes a provisioning-to-signaling method for inter-control-processor messaging to improve the time efficiency of event processing. This method simplifies the sharing of the runtime event, and minimizes the time variability caused by the amount of event data, which results in a decrease in the latency time and an increase in the time determinacy when processing global events. The proposed method was tested for an event that required 4,000 internal path changes, and was found to lessen the latency time of global event processing by about 50% compared with the time required for general methods to do the same; in addition, it reduced the impact of the event data on the event processing time to about 30%.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (D)
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• pp.259-262
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• 2006

라우터에서 세션간 출력링크 용량을 공정하게 분배하기 위해, Generalized Processor Sharing(GPS) 기반 공정큐잉 알고리즘들이 제안되었다. 이 알고리즘들은 대역폭 관점에서는 서버에 대기중인 각 세션들에게 공정한 서비스를 제공해 주지만, 지연 관점에서는 경계치 이하로 보장해 주는 서비스만 제공한다. 이로 인해 적은 양의 패킷을 생성하는 세션이라도 작은 지연으로 서비스 받고자 한다면, 큰 대역폭을 할당받아야 하는 문제가 발생한다. 이와 같이 지연과 대역폭이 결합됨으로 써 생기는 문제를 해결하고자 서비스커브 기반의 알고리즘이 제안되었지만, 이 알고리즘들은 서비스 지연과 대역폭간 제한된 분리밖에 지원하지 못한다. 본 논문에서는 서비스 지연과 대역폭을 분리하여 독립적으로 처리함으로 써, 각 세션에게 세션의 트래픽 특성에 맞게 서비스를 제공해 주는 지연-대역폭 정규화 모델을 제안한다. 이 모델은 서비스를 서비스 지연과 대역폭 측면에서 정의하고, 정의된 서비스를 서비스 가치(Value of Service: VoS)라는 개념을 통해 표현한다. 이 모델과 VoS개념을 이용하여 각 세션에게 지연-대역폭 관점에서 공정한 서비스를 제공하는 스케줄링 알고리즘을 제안한다. 이 알고리즘을 통해, 각 세션에게 지연-대역폭 관점에서 공정서비스, 전송률을 보장하는 서비스를 제공하려고 한다.

• ETRI Journal
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• 제30권4호
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• pp.576-586
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• 2008

In most parallel loops of embedded applications, every iteration executes the exact same sequence of instructions while manipulating different data. This fact motivates a new compiler-hardware orchestrated execution framework in which all parallel threads share one fetch unit and one decode unit but have their own execution, memory, and write-back units. This resource sharing enables parallel threads to execute in lockstep with minimal hardware extension and compiler support. Our proposed architecture, called multithreaded lockstep execution processor (MLEP), is a compromise between the single-instruction multiple-data (SIMD) and symmetric multithreading/chip multiprocessor (SMT/CMP) solutions. The proposed approach is more favorable than a typical SIMD execution in terms of degree of parallelism, range of applicability, and code generation, and can save more power and chip area than the SMT/CMP approach without significant performance degradation. For the architecture verification, we extend a commercial 32-bit embedded core AE32000C and synthesize it on Xilinx FPGA. Compared to the original architecture, our approach is 13.5% faster with a 2-way MLEP and 33.7% faster with a 4-way MLEP in EEMBC benchmarks which are automatically parallelized by the Intel compiler.

• Journal of Power Electronics
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• 제7권3호
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• pp.213-221
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• 2007

A digital state feedback control method for the current mode control of DC-DC converters is proposed in this paper. This approach can precisely achieve interleaved current sharing among the converter modules. As the controller design and system analysis are performed in the time domain, the proposed method can easily satisfy the required converter specification by using the pole placement technique. The digital state feedback controller in the continuous and discrete time domain is derived for the robust tracking control. For the verification of the proposed control scheme, a parallel module bi-directional converter in a prototype 42V/14V hybrid automotive power system, which is a design example in the continuous time domain, and a parallel module buck converter, which is a design example in the discrete time domain, are implemented using a TMS320F2812 digital signal processor (DSP).

• Journal of Information Processing Systems
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• 제1권1호
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• pp.62-69
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• 2005

This paper presents a queuing analysis model of a PC-based software router supporting IPv6-IPv4 translation for residential gateway. The proposed models are M/G/1/K or MMPP-2/G/1/K by arrival process of the software PC router. M/G/1/K is a model of normal traffic and MMPP-2/G/1/K is a model of burst traffic. In M/G/1/K, the arriving process is assumed to be a Poisson process, which is independent and identically distributed. In MMPP-2/G/1/K, the arriving process is assumed to be two-state Markov Modulated Poisson Process (MMPP) which is changed from one state to another state with intensity. The service time distribution is general distribution and the service discipline of the server is processor sharing. Also, the total number of packets that can be processed at one time is limited to K. We obtain performance metrics of PC-based software router for residential gateway such as system sojourn time blocking probability and throughput based on the proposed model. Compared to other models, our model is simpler and it is easier to estimate model parameters. Validation results show that the model estimates the performance of the target system.

• International Journal of Internet, Broadcasting and Communication
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• 제14권3호
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• pp.1-7
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• 2022

This paper aims to compare the mean object size of M/G/1/PS model with that of M/BP/1 model used in the web service. The mean object size is one of important measure to control and manage web service economically. M/G/1/PS model utilizes the processor sharing in which CPU rotates in round-robin order giving time quantum to multiple tasks. M/BP/1 model uses the Bounded Pareto distribution to describe the web service according to file size. We may infer that the mean waiting latencies of M/G/1/PS and M/BP/1 model are equal to the mean waiting latency of the deterministic model using the round robin scheduling with the time quantum. Based on the inference, we can find the mean object size of M/G/1/PS model and M/BP/1 model, respectively. Numerical experiments show that when the system load is smaller than the medium, the mean object sizes of the M/G/1/PS model and the M/BP/1 model become the same. In particular, when the shaping parameter is 1.5 and the lower and upper bound of the file size is small in the M/BP/1 model, the mean object sizes of M/G/1/PS model and M/BP/1 model are the same. These results confirm that it is beneficial to use a small file size in a web service.

• 한국정보과학회논문지:데이타베이스
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• 제33권6호
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• pp.563-577
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• 2006

스트림 처리기는 다수의 연속질의에서 제한된 자원을 효율적으로 이용하기 위하여 자원공유 기법을 이용한다. 기존의 기법은 계층구조를 유지하여 집계질의를 처리한다. 그래서 삽입연산은 계층구조 재구성 비용이 필요하다. 또한 검색연산은 서로 다른 슬라이딩 윈도우 크기에 속하는 집계정보 검색비용이 필요하다. 그래서 본 논문에서는 보다 빠른 질의 처리를 위해 선형 자료구조를 사용한다. 제안기법은 팬(Pane)크기 결정단계와 팬 생성단계, 팬 삭제단계로 구성된다. 팬 크기 결정단계는 정확한 집계정보를 유지하기 위한 최적 팬 크기를 결정하는 단계이며, 팬 생성단계는 스트림 버퍼로부터 팬 크기만큼의 데이타에 대한 집계정보를 저장하는 단계이다. 팬 삭제단계는 더 이상 연속질의가 사용하지 않는 팬을 삭제하는 단계이다. 제안 기법은 선형 자료 구조를 이용하므로 계층구조를 이용하는 자료 구조에 비해 자원을 적게 사용한다. 또한 스트림 데이타가 입력되어도 팬 크기에 해당하는 집계정보만 계산하면 되므로 집계정보 삽입비용이 감소하고, 서로 다른 슬라이딩 윈도우 크기에 대해서도 선형검색으로 집계정보 검색비용이 감소한다. 성능평가를 통하여 제안기법이 적은 메모리 사용 결과를 보였으며, 질의 처리 속도가 증가하였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.