• 한국인터넷방송통신학회논문지
• /
• 제19권1호
• /
• pp.57-62
• /
• 2019

본 논문은 높은 스펙트럼 효율을 갖는 nonconstant modulus 신호 전송에서 채널에서 발생되는 부호간 간섭을 보상하기 위한 QE-MMA (Quantized Error-Multiple Modulus Algorithm) 적응 등화 알고리즘에서 양자화기의 비트수에 의한 성능을 평가하였다. 적응 등화기의 탭 계수 갱신시 오차 신호가 필요하게 되는데 QE-MMA는 H/W 응용의 편리를 위하여 오차신호의 극성과 유한 비트의 비선형 power-of-two 양자화 성분까지 고려한 correlation multiplier를 이용하게 된다. 이때 양자화기의 비트수에 따라 상이한 적응 등화 성능이 얻어지므로 이들의 성능을 컴퓨터 시뮬레이션을 통해 평가하며 이를 위하여 동일 채널에서 등화기 출력 성상도, 잔류 isi, 최대 찌그러짐과 MSE, SER을 적용하였다. 성능 평가 결과 양자화기 비트수가 클수록 정상 상태에서의 모든 성능 지수에서 개선되며 등화 잡음이 감소하였지만, 정상 상태에 도달하기 위한 수렴 속도가 늦어짐을 확인하였다.

• 한국통신학회논문지
• /
• 제38A권9호
• /
• pp.792-797
• /
• 2013

본 논문에서는 강한 광대역정규잡음 환경에서 송신한 확산신호와 수신기에서 발생한 확산신호의 동기에 따른 2비트 비균등 양자화기의 변환손실을 (conversion loss) 분석하고, 이를 통해 변환손실이 최소인 2비트 비균등 양자화기의 출력은 ${\pm}1$, ${\pm}2$이고, 양자화 간격은 재밍 대 신호 전력비로 근사화할 수 있음을 보인다.

• 대한전자공학회논문지SD
• /
• 제44권11호
• /
• pp.1-8
• /
• 2007

본 논문에서는, 무선 통신 응용을 위한 광대역 연속시간 시그마-델타 모듈레이터를 130nm CMOS공정으로 구현하였다. 제안된 양자화 레벨을 효율적으로 조절할 수 있는 적응성 양자화기를 사용하여, 작은 크기의 입력에 대해서 SNR의 이득을 볼 수 있었다. 모듈레이터는 전력 소모를 줄이기 위해 2차 루프 필터로 구성되어 있고, 지터에 의한 영향을 줄이고 높은 선형성을 보장하기 위해 4 비트 양자화기, DAC를 사용하였다. 설계된 회로는 320MHz 샘플링 주파수에서 동작하며 10MHz 입력 대역에서 30mW의 전력을 소모하고 최대 SNR 51.36dB를 얻었다.

• 전기학회논문지
• /
• 제57권6호
• /
• pp.1081-1086
• /
• 2008

This paper presents the $3^{rd}$ 4bit sigma delta modulator with the block and timing diagrams of DWA(Data Weighted Averaging) to optimize a operating time. In the modulator, the proposed DWA structure has a stable operation and timing margin so as to remove three latches and another clock. Because the modulator with proposed DWA structure improve timing margin about 23%. It can increase sampling frequency up to 244MHz. Through the MATLAB modeling, the optimized coefficients are obtained to design the modulator. The fully differential SC integrators, DAC, switch, quantizer, and DWA are designed by considering the nonideal characteristics. The designed $3^{rd}$ order 4bit modulator has a power consumption of 40mW and SNR(signal to noise ratio) of 77.2dB under 1.2V supply and 64MHz sampling frequency.

• ETRI Journal
• /
• 제31권4호
• /
• pp.393-398
• /
• 2009

The operation of a first-order 2-bit adaptive sigma-delta modulation system is described and discussed in this paper. The system operation is based on the combination of both "memory" and "look-ahead" estimation in the employed step-size adaptation algorithm of the basic quantizer. In comparison to simple systems and other adaptive sigma-delta systems, computer simulation results show that these features of the described system are responsible for the high SNR values and the extended dynamic range achieved for AC signals as well as the noise power reduction of almost 10 dB and the complete elimination of the idle tones for DC signals. However, such an advantageous performance requires the least possible multiplicative error accumulation, and this cannot be achieved without analog circuits of the highest possible accuracy.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
• /
• pp.75-78
• /
• 2003

In this paper, a second-order 3-bit DSM using DWA(Data Weighted Averaging) algorithm is designed for bluetooth Zero-IF Receiver. The designed circuit has two integrators using a designed OTA, nonoverlapping two-phase clerk generator, 3-bit A/D converter, DWA algorithm and 3-bit D/A converter An ideal model of second-order lowpass DSM with a 3-bit quantizer was configured by using MATLAB, and each coefficients and design specification of each blocks were determined to have 10-bit resolution in 1MHz channel bandwidth. The designed second-order 3-blt lowpass DSM has maximum SNR of 74dB and power consumption is 50mW at 3.3V.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
• /
• pp.57-60
• /
• 2004

This paper presents multibit Sigma-Delta ADC using Leslie-Singh Structure to Improve nonlinearity of feedback loop. 4-bit flash ADC for multibit Quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. Thus a Sigma-Delta ADC usually adds the dynamic element matching digital circuit within feedback loop. It occurs complexity of Sigma-Delta Circuit and increase of power dissipation. In this paper using the Leslie-Singh Structure for improving nonliearity of ADC. This structure operate at low oversampling ratio but is difficult to achieve high resolution. So in this paper propose improving loop filter for single-bit feedback multi-bit quantization Sigma-Delta ADC. It obtained 94.3dB signal to noise ratio over 615kHz bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is fabricated in 0.25um CMOS technology with 2.5V supply voltage.

• 한국인터넷방송통신학회논문지
• /
• 제17권2호
• /
• pp.105-111
• /
• 2017

본 논문은 16-QAM과 같은 스펙트럼 효율적인 nonconstant modulus 신호 전송에서 채널에 의한 부호간 간섭을 보상하기 위한 SE-MMA (Signed Error-Multiple Modulus Algorithm)와 QE-MMA (Quantized Error-Multiple Modulus Algorithm) 적응 등화 알고리즘의 성능을 비교하였다. 기존 MMA 적응 등화기의 탭 계수 갱신시 오차 신호가 필요하게 되는데, SE-MMA는 연산량을 줄이기 위해 오차 신호의 극성만을 이용하며, QE-MMA는 오차 신호의 극성에 유한 비트의 2의 승수 양자화 성분까지 고려하게 되므로 이로 인하여 서로 상이한 등화 성능을 갖게 된다. 이들의 성능을 비교하기 위하여 동일한 채널과 환경에서 등화기 출력 성상도, 잔류 isi, 최대 찌그러짐과 MSE, SER을 적용하여 컴퓨터 시뮬레이션을 수행하였으며, 결과 모든 성능 지수에서 QE-MMA가 SE-MMA보다 우월함을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
• /
• pp.1222-1225
• /
• 2004

This paper presents multibit Sigma-Delta ADC using noise-shaped dynamic element matching(DEM). 5-bit flash ADC for multibit quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. The DEM algorithm is implemented in such a way as to minimize additional delay within the feedback loop of the modulator Using this algorithm, distortion spectra from DAC linearity errors are shaped. Sigma Delta ADC achieves 82dB signal to noise ratio over 615H7z bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is designed to use 0.25um CMOS technology with 2.5V supply voltage and verified by HSPICE simulation.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.777-780
• /
• 2005

모바일 오디오 적용을 위한 저전력 ${\Sigma}{\Delta}$ Modulator 에 대한 설계와 layout 을 보였다. 전체 구조는 3 차 단일 피드백 루프이며, 해상도는 16bit 을 갖는다. 샘플링 주파수에 따른 Over-sampling Ratio 는 128(46kHz) 또는 64(96kHz) 가 되도록 하였다. 차동 구조를 사용한 3 차 ${\Sigma}{\Delta}$ modulator 내의 적분기에 사용된 Op-Amp 는 DC-Gain 을 높이기 위해서 Gain-boosting 기법이 적용되었다. ${\Sigma}{\Delta}$ modulator 의 기준 전압은 전류 모드 Band-Gap Reference 회로에서 공급이 되며, PVT(Process, Voltage, Temperature) 변화에 따른 기준 전압의 편차를 보정하기 위하여, binary 3bit 으로 선택하도록 하였다. DAC 에서 사용되는 단위 커패시터의 mismatch 에 의한 성능 감소를 막기 위해, DAC 신호의 경로를 임의적으로 바꿔주는 scrambler 회로를 이용하였다. 4bit Quantizer 내부의 비교기 회로는 고해상도를 갖도록 설계하였고, 16bit thermometer code 에서 4bit binary code 변환시 발생하는 에러를 줄이기 위해 thermometer-to-gray, gray-to-binary 인코딩 방법을 적용하였다. 0.18um CMOS standard logic 공정 내 thick oxide transistor(3.3V supply) 공정을 이용하였다. 입력 전압 범위는 2.2Vp-p,diff. 이며, Typical process, 3.3V supply, 50' C 시뮬레이션 조건에서 2Vpp,diff. 20kHz sine wave 를 입력으로 할 때 SNR 110dB, THD 는 -95dB 이상의 성능을 보였고, 전류 소모는 6.67mA 이다. 또한 전체 layout 크기는 가로 1100um, 세로 840um 이다.