• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1931-1933
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• 1999

In this paper, the current and voltage properties on the gate oxide film due to the variation of thickness are studied. The specimen is used for n-ch power MOSFET. It is shows the leakage current and current density characteristics due to the applied electric field when the oxide thickness is each $600[\AA],\;800[\AA]$ and $1000[\AA]$, respectively. We known that the leakage current is a little higher when the voltage as reverse bias contrast with forward bias in poly gate is applied. In order to experiment for AC properties is measured for capacitance characteristics. It is confirmed that the value of input capacitance have been a lot of influenced on $SiO_2$ thickness contrast with the value of output capacitance.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2016년도 추계학술대회 논문집
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• pp.180-180
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• 2016

보론이 도핑된 $3{\times}3cm$ 크기의 p 형 다결정 실리콘 기판의 표면을 경면연마한 후, 다이아몬드 입자의 seeding을 위해 슬러리 중 다이아몬드 분말의 입도를 5 nm로 고정하고 초음파 전처리 공정을 진행한 후, 다이아몬드 박막을 증착하였다. 다이아몬드 증착은 Microwave Plasma Chemical Vapor Deposition 장비를 이용하였으며, 공정 조건은 초기 진공 $10{\times}10^{-3}Torr$, 공정 가스 비율 $Ar:CH_4=200:2$, 가스 유량 202 sccm, 공정압력 90 Torr, 마이크로웨이브 파워 600 W, 기판 온도 $600^{\circ}C$이었다. 기판에 DC bias 전압을 인가하는 것을 공정 변수로 하여 0, -50, -100, -150, -200 V로 변화시켜가며, 0.5, 1, 2, 4 h 동안 증착을 진행하였다. 주사전자현미경과 XRD, AFM, 접촉각 측정 장비를 이용하여 증착된 다이아몬드 입자와 막의 특성을 분석하였다. 각 bias 조건에서 초기에는 다이아몬드 입자가 형성되어 성장되었다가 시간이 증가될수록 연속적인 다이아몬드 막이 형성되었다. Table 1은 각 bias 조건에서 증착 시간을 4 h까지 변화시키면서 얻은 다이아몬드 입자 또는 박막의 높이(두께)를 나타낸 것이다. 2 h까지의 공정 초기에는 bias 조건의 영향을 파악하기 어려운데, 이는 bias에 의한 과도한 이온포격으로 입자가 박막으로의 성장에 저해를 받는 것으로 사료된다. 증착시간이 4 h가 경과하면서 -150 V 조건에서 가장 두꺼운 막이 성장되었다. 이는 기판 표면을 덮은 다이아몬드 박막 위에서 이차 핵생성이 bias에 의해 촉진되기 때문으로 해석된다. -200 V의 조건에서는 오히려 막의 성장이 더 느렸는데, 이는 Fig. 1에 보이듯이 과도한 이온포격으로 Si/diamond 계면에서 기공이 형성된 것과 연관이 있는 것으로 보인다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1296-1299
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• 2004

MIM capacitor has been investigated for the next generation DRAM. Conventional poly-Si bottom electrode cannot satisfy the requirement of electrical properties and comparability to the high k materials. New bottom electrode material such as ruthenium has been suggested in the fabrication of MIM structure capacitor. However, the ruthenium has to be planarized due to the backend scalability. For the planarization CMP has been widely used in the manufacture of integrated circuit. In this research, ruthenium thin film was Polished by CMP with cerium ammonium nitrate (CAN)base slurry. HNO3 was added on the CAN solution as an additive. In the various concentration of chemical and alumina abrasive, ruthenium surface was etched and polished. After static etching and polishing, etching and removal rate was investigated. Also microroughness of surface was observed by AFM. The etching and removal rate depended on the concentration of CAN, and HNO3 accelerated the etching and polishing of ruthenium. The reasonable removal rate and microroughness of surface was achieved in the 1wt% alumina slurry.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.48-49
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• 2008

본 실험에서는 대향 타겟식 스퍼터링 (face target sputtering, FTS) 장비를 사용하여 플렉서블 디스플레이용 poly ethylene naphthalate (PEN) 플라스틱 기판 위에 보호층으로 사용된 $ZrO_2$ 박막의 특성들에 대해 연구하였다. FTS에 의해 3 시간동안 증착된 $ZrO_2$ 박막의 기판 온도는 $69^{\circ}C$ 로 낮은 증착 온도를 나타내었으며, 이는 유리전이온도가 낮은 PEN 과 같은 플라스틱 기판위에 박막 증착시 적용하기에 적합하다. 제작된 $ZrO_2$ 박막에서 기판 중심으로부터 거리의 함수로 측정된 박막의 두께 차이는 약 4.5%로 매우 균일한 두께를 갖는 것으로 측정되었다.

• 한국결정성장학회지
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• 제3권1호
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• pp.59-65
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• 1993

저항가열식 고진공증착기를 이용하여 압력센서로 사용될 수 있는 boron이 첨가된 다결정 silicon 박막이 제조되었다. 다결정 silicon 박막은 여러온도에서 quartz 기판위에 증착되었으며, boron은 BN 웨이퍼를 사용하여 확산로에서 doping하였다. $500^{\circ}C$의 기판온도에서 증착된 silicon 박막은 비정질이었으며, $600^{\circ}C$에서 결정을 보이기 시작하였고, $700^{\circ}C$에서 다결정이 되었다. $900^{\circ}C$에서 10분동안 boron을 dopion한 후, 박막의 비저항은 $0.1{\Omega}cm~1.5{\Omega}cm$의 범위에 있었으며, boron 밀도(농도)는 $9.4$\times$10^{15}~2.1$\times${10}^{17}cm^{-3}$이었고, 입자의 크기는 $107{\AA}~191{\AA}$이었다.

• 한국세라믹학회지
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• 제39권4호
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• pp.341-345
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• 2002

The effect of the Pt electrode and the $Pt-IrO_2$ hybrid electrode on the performance of ferroelectric device was investigated. The modified Pt thin films with non-columnar structure significantly reduced the oxidation of TiN diffusion barrier layer, which rendered it possible to incorporate the simple stacked structure of Pt/TiN/poly-Si plug. When a $Pt-IrO_2$ hybrid electrode is applied, PZT thin film properties are influenced by the thickness and the partial coverage of the electrode layers. The optimized $Pt-IrO_2$ hybrid electrode significantly enhanced the fatigue properties with minimal leakage current.

• 전자공학회지
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• 제29권6호
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• pp.76-80
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• 2002

'Liquid Crystal의 상전이(相轉移)와 광학적 이방성(異方性)이 1888년과 1889년 F. Reinitzer와 O. Lehmann에 의해 Monatsch Chem.과 Z.Physikal.Chem.에 각각 보고된 후 부터 제2차 세계대전이 끝난 뒤인 1950년대 까지는 Liquid Crystal을 단지실험실에서의 기초학문 차원의 연구 대상으로만 다루어 왔다. 1963년 Williams가 Liquid Crystal Device로는 최초로 특허 출원을 하였으며, 1968년 RCA사의 Heilmeier등은 Nematic 액정(液晶)에 저주파(低周波) 전압(電壓)을 인가하면 투명한 액정이 혼탁(混濁)상태로 변화하는 '동적산란(動的散亂)'(Dynamic Scattering) 현상을 이용하여 최초의 DSM(Dynamic Scattering Mode) LCD(Liquid Crystal Display)를 발명하였다. 비록 150V 이상의 높은 구동전압과 과소비전력의 특성 때문에 실용화에는 실패하였지만 Guest-Host효과와 Memory효과 등을 발견하였다. 1970년대에 이르러 실온에서 안정되게 사용 가능한 액정물질들이 합성되고(H. Kelker에 의해 MBBA, G. Gray에 의한 Cyano-Biphenyl 액정의 합성), CMOS 트랜지스터의 발명, 투명도전막(ITO), 수은전지등의 주변기술들의 발전으로 인하여 LCD의 상품화가 본격적으로 이루어지게 되었다. 1971년에는 M. Shadt, W. Helfrich, J.L. Fergason등이 TN(Twisted Nematic) LCD를 발명하여 전자 계산기와 손목시계에 응용되었고, 1970년대 말에는 Sharp에서 Dot Matrix형의 휴대형 컴퓨터를 발매하였다. 이러한 단순 구동형의 TN LCD는 그래픽 정보를 표시하는 데에는 품질의 한계가 있어 1979년 영국의 Le Comber에 의해 a-Si TFT(amorphous Silicon Thin Film Transistor) LCD의 연구가 시작되었고, 1983년 T.J. Scheffer, J. Nehring, G. Waters에 의해 STN(Super Twisted Nematic) LCD가 창안되었고, 1980년 N. Clark, S. Lagerwall 및 1983년 K.Yossino에 의해 Ferroelectric LCD가 등장하여 LCD의 정보 표시량 증대에 크게 기여하였다. Color화의 진전은 1972년 A.G. Ficher의 셀 외부에 RGB(Red, Green, Blue) filter를 부착하는 방안과, 1981년 T. Uchida 등에 의한 셀 내부에 RGB filter를 부착하는 방법에 의해 상품화가 되었다. 1985년에는 J.L. Fergason에 의해 Polymer Dispersed LCD가 발명되었고, 1980년대 중반에 이르러 동화상(動畵像) 표시가 가능한 a-Si TFT LCD의 시제품(試製品) 개발이 이루어지고 1990년부터는 본격적인 양산 시대에 접어들게 되었다. 1990년대 초에는 STN LCD의 Color화 및 대형화(大型化) 고(高)품위화에 힘입어 Note-Book PC에 LCD가 본격적으로 적용이 되었고, 1990년대 후반에는TFT LCD의 표시품질 대비 가격경쟁력 확보로 인하여 Note-Book PC 시장을 독점하기에 이르렀다. 이후로는 TFT LCD의 대형화가 중요한 쟁점으로 부각되고 있고, 1995년 삼성전자는 당시 세계최대 크기의 22' TFT LCD를 개발하였다. 또한 LCD의 고정세(高情細)화를 위해 Poly Si TFT LCD의 개발이 이루어졌고, 디지타이져 일체형 LCD의 상품화가 그 응용의 폭을 넓혔으며, LCD의 대형화를 위해 1994년 Canon에 의해 14.8', 21' 등의 FLCD가 개발되었다. 대형화 방안으로 Tiled LCD 기술이 개발되고 있으며, 1995년에 Sharp에 의해 21' 두장의 Panel을 이어 붙인 28' TFT LCD가 전시되었고 1996년에는 21' 4장의 Panel을 이어 붙인 40'급 까지의 개발이 시도 되었으며 현재는 LCD의 특성향상과 생산설비의 성능개선과 안정적인 공정관리기술을 바탕으로 삼성전자에서 단패널 40' TFT LCD가 최근에 개발되었다. Projection용 디스플레이로는 Poly-Si TFT LCD를 이용하여 $25'{\sim}100'$사이의 배면투사형과 전면투사형 까지 개발되어 대형 TV시장을 주도하고 있다. 21세기 디지털방송 시대를 맞아 플라즈마디스플레이패널(PDP) TV, 액정표시장치 (LCD)TV, 강유전성액정(FLCD) TV 등 2005년에 약 1500만대 규모의 거대 시장을 형성할 것으로 예상되는 이른바 '벽걸이TV'로 불리는 차세대 초박형 TV 시장을 선점하기 위하여 세계 가전업계들이 양산에 총력을 기울이고 있다. 벽걸이TV 시장이 본격적으로 형성되더라도 PDP TV와 LCD TV가 직접적으로 시장에서 경쟁을 벌이는 일은 별로 없을 것으로 보인다. 향후 디지털TV 시장이 본격적으로 열리면 40인치 이하의 중대형 시장은 LCD TV가 주도하고 40인치 이상 대화면 시장은 PDP TV가 주도할 것으로 보는 시각이 지배적이기 때문이다. 그러나 이러한 직시형 중대형(重大型)디스플레이는 그 가격이 너무 높아서 현재의 브라운관 TV를 대체(代替)하기에는 시일이 많이 소요될 것으로 추정되고 있다. 그 대안(代案)으로는 비교적 저가격(低價格)이면서도 고품질의 디지털 화상구현이 가능한 고해상도 프로젝션 TV가 유력시되고 있다. 이러한 고해상도 프로젝션 TV용으로 DMD(Digital Micro-mirror Display), Poly-Si TFT LCD와 LCOS(Liquid Crystals on Silicon) 등의 상품화가 진행되고 있다. 인터넷과 정보통신 기술의 발달로 휴대형 디스플레이의 시장이 예상 외로 급성장하고 있으며, 요구되는 디스플레이의 품질도 단순한 문자표시에서 그치지 않고 고해상도의 그래픽 동화상 표시와 칼라 표시 및 3차원 화상표시까지 점차로 그 영역이 넓어지고 있다. <표 1>에서 보여주는 바와 같이 LCD의 시장규모는 적용분야 별로 지속적인 성장이 예상되며, 새로운 응용분야의 시장도 성장성을 어느 정도 예측할 수 있다. 따라서 LCD기술의 연구개발 방향은 크게 두가지로 분류할 수 있으며 첫째로는, 현재 양산되고 있는 LCD 상품의 경쟁력강화를 위하여 원가(原價) 절감(節減)과 표시품질을 향상시키는 것이며 둘째로는, 새로운 타입의 LCD를 개발하여 기존 상품을 대체하거나 새로운 시장을 창출하는 분야로 나눌 수 있다. 이와 같은 관점에서 현재 진행되고 있는 LCD기술개발은 다음과 같이 분류할 수 있다. 1) 원가 절감 2) 특성 향상 3) New Type LCD 개발.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.504-504
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• 2011

최근 디지털 프린팅 기술의 핵심기술로 떠오르고 있는 잉크젯 프린팅 기술은 최근 기존의 문서인쇄 뿐 아니라, 직물 인쇄, 태양전지 등의 다양한 반도체 소자 제조에 널리 활용되고 있으며, 점차 그 응용 분야를 넓혀가고 있다. 특히 thermal 방식의 잉크젯 피린팅 기술은 etching, thin film process, lithography등의 반도체 공정 기술을 이용하여 제작할 수 있기 때문에, 현재 잉크젯 프린팅 기술은 대부분 thermal 방식을 체택하고 있다. 이러한 thermal 잉크젯 프린팅 방법에서는 잉크를 토출시키기 위하여, 전기적 에너지를 열에너지로 전환하는 전자저항막층이 필수적으로 필요하게 되는데, 이러한 전자저항막층은 수백도가 넘는 고온 및 잉크와 접촉으로 인한 부식 및 산화 문제가 발생할 수 있는 열악한 환경에서 사용되므로, Ta, SiN과 같은 보호층을 필수적으로 필요로 한다. 그러나 최근 잉크젯 프린터의 고해상도 고속화, 대면적 인쇄성 등과 같은 다양한 요구 증가에 따라, 잉크젯 프린터의 저전력 구동이 이슈로 떠올라 열효율에 방해가 되는 보호층을 제거할 필요성이 제기되고 있다. 지금까지는 Poly-Si, $HfB_2$, TiN, TaAl, TaN _0.8 등의 물질들이 잉크젯 프린터용 전자저항막 물질로 연구되거나 실제로 사용되어져 왔으나, 이러한 물질들을 보호층을 제거하는 경우 쉽게 산화되거나, 부식되는 문제점을 가지고 있다. 따라서, 기존 전자저항막의 기능을 만족시키면서, 산화나 부식에 대한 강한 내성을 가져 보호층을 제거하더라도 안정적으로 구동이 가능한 하이브리드 기능성(히터 + 보호층)을 가지는 잉크젯 프린터용 전자저항막 물질의 개발이 시급한 실정이다. 본 연구에서는 자기조립특성을 가져 정밀제어가 가능한 원자층증착법(Atomic Layer Deposition)을 이용하여 원자/나노 단위의 미세 구조 컨트롤을 통해 내열 내산화 내부식성 저온도저항계수를 동시에 가지는 다기능성 전자저항막을 설계 및 개발하고자 하였다. 전자저항막 개발을 위하여 우수한 내부식 내산화성을 가지고 결정립 크기에 따른 온도저항계수 조절이 가능한 platinum group metal들과 전기 저항 및 내열성 향상을 위한 물질의 복합구조막을 원자증증착법으로 증착하였다. 또한, 전자저항막 증착시 미세구조와 공정 변수가 내부식성, 내산화성, 그리고 온도저항계수에 미치는 영향을 체계적으로 연구하여, proto-type의 inkjet printhead를 구현하였다.

• 태양에너지
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• 제17권4호
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• pp.3-11
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• 1997

다결정 실리콘에서 결정입계는 광생성된 반송자들의 재결합 중심으로 작용할 뿐 아니라 전위장벽으로 작용하여 태양전지의 변환효율을 감소시킨다. 결정입계의 영향을 줄이기 위해 열처리, 결정입계에 대한 선택적 식각, 결정입계로 함몰전극을 형성하는 방법, 다양한 전극 구조, 초박막 금속 형성 후 전극형성 등 여러가지 요소들을 조사하였다. 질소 분위기에서 $900^{\circ}C$ 전열처리, $POCl_3$ 확산을 통한 게터링, 후면전계 형성을 위한 Al 처리로 다결정 실리콘의 결함밀도를 감소시켰다. 결정입계에서의 반송자 손실을 감소시키기 위한 기판 처리로 Schimmel 식각액을 사용하였다. 이는 texturing 효과와 함께 결정입계를 선택적으로 $10{\mu}m$ 깊이로 식각하였다. 결점입계를 우선적으로 식각한 후면으로 Al을 확산하여 후면에서의 재결합 손실을 감소시켰다. 전극 핑거(grid finger) 간격이 0.4mm인 세밀한 전극 구조에 결정입계로 $0.4{\mu}m$ 깊이로 함몰전극을 추가로 형성하여 태양전지의 단락 전류 밀도가 개선되었다. 80% 이상의 광투과율을 보인 20nm 두께의 크롬 박막 형성으로 직렬 저항을 감소시켰다. 본 논문은 저가의 고효율, 지상 전력용 태양진지를 위해 결정입계에 대한 연구를 하였다.