• 한국통신학회논문지
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• 제36권3C호
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• pp.175-182
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• 2011

본 논문에서는 고속 데이터 전송을 위해 OFDM 시스템에 적용 가능한 고속 FFT/IFFT 프로세서를 제안하였다. 제안하는 프로세서는 높은 데이터 처리율을 만족하기 위해서 MDC 구조와 다중 병렬 처리 기법을 채택하였다. 하드웨어 복잡도를 줄이기 위해서 본 논문에서는 연산에 필요한 연산기의 수를 줄이는 구조로 버터플라이 연산기의 수를 줄인 MRMDC 구조와 효율적인 스케줄링 기법을 적용하여 복소 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조를 적용함으로써 연산 싸이클을 증가시키지 않고 하드웨어 복잡도를 줄일 수 있다. UWB, WiMAX, O-OFDM과 같은 고속 OFDM 시스템을 위해 제안하는 프로세서는 128-포인트와 256-포인트 두 가지 모드를 지원 가능하다. 제안하는 프로세서는 IBM 90nm 공정으로 합성하여 메모리를 제외한 전체 게이트 수가 760,000개를 보이며, 동작속도는 430MHz를 나타내었다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1025-1031
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• 2007

본 논문에서는 송수신 안테나가 각각 4개인 MIMO-OFDM 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. MIMO-OFDM 시스템의 기본은 다중 데이터 패스의 전송이므로 기존의 SISO-OFDM 시스템의 FFT 프로세서를 MIMO-OFDM 시스템에 그대로 적용하면 하드웨어 복잡도가 데이터 패스의 수에 선형적으로 증가하게 된다. 따라서 MIMO-OFDM 시스템에 맞도록 저면적의 다채널 FFT 프로세서가 요구된다. 제안된 FFT 프로세서는 다채널 MDC구조를 갖기 때문에 MIMO-OFDM 시스템의 다중 데이터 패스를 효과적으로 처리할 수 있으며, mixed radix 기법을 통한 효율적인 radix 분해를 이용하여 비단순 승산의 수를 감소시켰다. 제안된 구조를 갖는 FFT 프로세서는 HDL을 사용하여 설계된 후 0.18um CMOS 셀 라이브러리를 이용하여 설계되었다. 논리합성 결과, 4채널 radix-4 Multipath Delay Commutator (R4MDC) FFT 프로세서와 비교시 약 25%의 하드웨어가 감소함을 확인하였다. FFT 프로세서는 전체 MIMO-OFDM 시스템에서 약 30% 정도를 차지하는 커다란 블록이기 때문에, 제안된 FFT프로세서는 MIMO-OFDM 시스템의 하드웨어 복잡도를 감소시키는데 큰 공헌을 할 수 있다.

• 한국게임학회 논문지
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• 제10권1호
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• pp.135-146
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• 2010

방송과 영화 등에서의 영상 기술의 발전은 최근 3차원 입체 영상에 대한 관심을 증가시켜 왔다. 뿐만 아니라 2차원 영상의 한계로 인하여 3차원 콘텐츠에서의 입체 영상 표현 기술 개발이 시간이 지날수록 더욱 활발해지고 있다. 이는 단지 방송 분야에 국한되는 것이 아니라 의료, 교육 등 다양한 분야에서 폭넓게 접할 수 있도록 입체 영상 기술이 개발, 연구되고 있다. 하지만 입체감 표현에 있어 필요한 정교한 연출과 입체감 인지에 따른 피로감 발생 등의 이유로 예측 불허로 변화하는 게임과 같은 실시간 시스템에서 입체 영상 기술의 접목은 거의 이루어지지 않고 있다. 본 논문에서는 DirectX SDK 그래픽 파이프라인의 기하학적 구조를 바탕으로 입체감을 효율적으로 다룰 수 있고 상황에 따른 자동 시점 간격 조정을 통해 피로감을 해결하는 깊이감 조절 기법을 설계하였다. 이를 통해 입체 영상 기술이 접목된 게임 제작이 활발히 이루어질수 있는 새로운 대안을 제시해보고자 한다.

• 한국통신학회논문지
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• 제32권12A호
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• pp.1311-1319
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• 2007

본 논문에서는 UHF 대역 RFID 수동형 태그의 디지털 회로부 구현을 위한 VHDL 설계과정을 보인다. 태그의 동작은 EPCglobal Class1 Gen2 표준을 지원하며 합성과 구현과정을 거친 타이밍 시뮬레이션 결과를 통해 검증하였다. 수 미터의 인식거리로 인해 Frame-Slotted Aloha를 사용하는 환경에서, 단위시간당 태그 인식률을 향상시키기 위해서는 리더 명령에 대한 빠른 처리와 응답을 할 수 있는 디지털 회로 설계가 필요하다. 본 설계는 Pipeline 처리 구조를 기반으로 직렬 입력 신호에 대한 응답지연의 최소화를 목표로 하였다. 또한, 효율적인 다중 접속 명령들의 처리와 태그의 데이터 전송 속도의 오차를 낮추기 위해 리더의 Preamble과 PIE 디코딩을 위한 샘플링 과정을 제안하였다. FPGA 검증을 위한 Place & Route 후 다중 태그 상황을 감안한 테스트 벤치 시뮬레이션 결과, 표준상의 최대 송수신 데이터 전송 속도에서 디코딩 및 인코딩 을 위한 최소 요구 시간 보다 빠른 처리 결과를 확인 할 수 있었다.

• 한국통신학회논문지
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• 제28권3C호
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• pp.296-306
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• 2003

본 논문에서는, 무반복 복호화 알고리즘을 제안하고 이를 이용한 범용 DSP칩을 사용한 프랙탈 영상 복호화기를 설계하고 구현하였다. 무반복 복호화 알고리즘은 치역블록에 대한 정의역 블록이 고정된 Monro and Dudbridge의 알고리즘으로 부호화된 영상에 대하여 끌개영상은 해석식으로 얻을 수 있음을 보여준다. 그리고 얻어진 해석식을 이용하여 끌개영상은 반복없이 얻을 수 있었다. 또한 일반화된 식을 유도하였다. 해석식의 성능평가를 위하여, 여러 테스트 영상에 대한 해석식을 이용하는 방법과 이전의 반복적인 방법의 시뮬레이션 결과를 비교하였다. 그 결과 해석식을 이용하는 방법은 복호화 시간을 5배 이상 향상시킬 수 있었다. 제작된 프랙탈 영상 복호화기는 2개의 ADSP2181을 가지고 3단계 파이프라인 구조로 복호화 과정이 수행된다. QCIF 형식에 대한 정지영상에 대하여, 구현된 복호화기의 성능은 프레임당 최대 31.2㎳ 소요된다. 그 결과, 초당 30 frames/sec 이상의 실시간 처리 가능함을 보였다.

• 한국통신학회논문지
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• 제32권9A호
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• pp.931-939
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• 2007

본 논문은 SMDL (Sogang Machine Description Language)을 이용한 DSP 프로세서용 인스트럭션 셋 시뮬레이터 자동 생성기 시스템의 설계에 관해 기술한다. SMDL은 DSP 어플리케이션에 최적화된 아키텍처를 포함한 임베디드 코어의 효율적 기술을 위한 머신 기술 언어로서, 구현된 인스트럭션 셋 시뮬레이터 자동 생성 시스템은 타겟 ASIP의 SMDL 기술을 입력으로 하여 인스트럭션들의 파이프라인 스테이지 별 행위 정보를 분석한 후 cycle-accurate 인스트럭션 셋 시뮬레이터를 C++ 파일로 자동 생성한다. 구현된 자동 생성 시스템의 검증을 위해 ARM9E-S, ADSP-TS20x와 TMS320C2x 아키텍처들을 SMDL로 기술하여 시뮬레이터들을 자동 생성하였으며, 생성된 시뮬레이터들을 이용하여 $4{\times}4$ 매트릭스 곱셈, 16비트 IIR 필터, 32비트 곱셈, 그리고 FFT에 연산에 대한 시뮬레이션을 수행하였다. 결과 생성된 시뮬레이터의 정확한 동작을 확인하였다.

• 대한기계학회논문집A
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• 제36권9호
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• pp.1103-1108
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• 2012

주증기관은 보일러와 터빈을 연결하는 주요계통이다. 운전조건으로 인한 배관시스템에 손상을 제한 할 수 있기 때문에 수격현상 해석은 중요하다. 배관시스템의 불안정한 유동에 의해 생성되는 수격현상은 압력의 과도한 변화, 진동 및 소음을 일으킬 수 있다. 주증기관 구조는 운전환경아래 압력맥동 및 여러 진동 등을 안전하게 견딜 수 있도록 설계되어야 한다. 본 논문에서는 정지 및 정상 운전기간 동안 배관에 유입되는 수격현상을 과도조건에 적용하여 ASME 피로수명 방법론과 유한요소해석에 따라 주증기관의 구조건전성을 평가하였다. 계산된 교번응력 및 피로응력 평가 결과, ASME 피로수명의 허용요건을 만족하였다.

• 한국컴퓨터산업학회논문지
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• 제3권3호
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• pp.321-330
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• 2002

2차원 메디안필터는 정지영상 및 동영상 신호처리 분야에 많이 활용되고 있다. 최근의 급속한 VLSI기술의 발전은 적절한 비용으로 실시간 2차원 메디안 필터의 구현을 가능하게 하여 주고 있다. 효율적인 VLSI구현을 위해서는 적은 양의 메모리 사용, 규칙적인 계산, 지역 데이터 전달 등의 특성을 갖는 알고리즘과 VLSI 구조가 필수적이다. 본 논문에서는 위와 같은 특성을 갖는 새로운 실시간 2차원 메디안필터의 VLSI구조를 제안하였다. 이를 위하여 메디안필터링 알고리즘을 분석하여 메디안 필터링 알고리즘에 내재되어 있는 병렬처리 특성, 특히 파이프라인 가능성을 최대한 활용할 수 있도록 하였다. 또한 Separable 2차원 메디안 필터링 알고리즘을 사용하여 하드웨어 복잡성을 크게 감소시켰다. Separable 2차원 메디안필터는 기존의 메디안필터와 거의 유사한 성능을 보여주었으며 bit-slice pipeline median searching 알고리즘은 기존의 메디안 필터에서 문제가 되었던 window의 크기에 따라 하드웨어 복잡성이 크게 증가하는 문제를 해결하여 window 크기에 관계없이 2차원 실시간 메디안 필터의 VLSI 구현을 가능하게 하여 주었다. C 언어를 이용한 행위레벨 시뮬레이션을 통하여 성능을 확인하고 분석하였다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2140-2145
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• 2008

UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.397-400
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• 2009

본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.